ARM Cortex-A9上变量定值对比与映射内存读写的性能差异咨询

1. 性能差异完全真实 #

你观察到的CPU内部逻辑和外设内存映射访问的巨大耗时差是完全符合硬件特性的：

• CPU内部的判断、自增这类操作是寄存器级运算，延迟在几纳秒级别，且能被CPU流水线高效处理；
• 而通过/dev/mem映射的FPGA地址属于外设总线访问，需要经过系统总线（比如AXI）仲裁、跨时钟域同步（CPU和FPGA时钟通常不同）、外设响应等环节，单次访问的延迟至少是几十到几百纳秒，百万次循环累积后，耗时自然会比纯CPU操作高一个数量级，14倍的差距完全合理。

2. 编译器优化有影响，但不是核心原因 #

• 纯CPU循环的测试中，编译器确实会做优化：比如对固定模式的test变量运算，可能会循环展开、分支预测，甚至直接计算出最终结果跳过循环（如果没有副作用的话），所以带if和不带if的耗时差异很小；
• 但外设写操作*(uint8_t*)address=test，编译器几乎无法优化——因为这类映射地址本质是易变（volatile）地址，编译器无法确定写入是否有硬件副作用，必须生成实际的总线访问指令。如果你的代码没加volatile关键字，甚至可能被编译器误优化（比如合并多次写入），但你当前测试的耗时已经反映了真实的外设访问开销，所以这个差异是真实的。

3. 方案选择分场景决定 #

低频率通信场景（每秒数千次以内） #

优先选条件判断方案，代码逻辑清晰，维护成本低，这点性能差异完全可以忽略。

高频率通信场景（每秒百万次级） #

建议实际测试两种方案的真实耗时再做决定：

• 无判断直接写所有地址的方案：虽然写了4次，但如果FPGA端对写0的操作做了硬件过滤（比如忽略无效写入），或者系统总线支持批量访问，总开销可能比“4次条件判断+1次写入”更低；
• 额外优化建议：
  • 把地址指针声明为volatile uint8_t*，避免编译器误优化掉必要的外设访问；
  • 尝试使用ARM的批量存储指令（比如strb批量操作），减少总线访问次数；
  • 若FPGA可修改，考虑调整接口设计：比如用一个基地址+寄存器位来选择目标通道，把4个地址访问合并成1次，能大幅降低开销。

测试用代码参考 #

纯CPU循环测试代码

int test=0;

for(int i=0;i<1000000;i++)
{
    if(test==9)
    {
        test=15;
    }
    test++;
    if(test==9)
    {
        test=0;
    } 
}

外设写入循环测试代码

for(int i=0;i<1000000;i++)
{
    *(uint8_t*)address=test;
    test++;
    if(test==9)
    {
        test=0;
    } 
}

内容的提问来源于stack exchange，提问作者user2934303