如何将门级Verilog代码转换为C++树形表示？含具体电路模块示例

问题描述 #

给出一段门级Verilog代码：

module circuit(input a1, b1, d1, d2, output OUT);

wire a, b, c, d, e, f;

NOT A(a, a1);
NOT B(b, b1);
NOT C(c, a);
NAND D(d, d1, d2);
NAND E(e, b, c);
NAND F(f, d, e);
NOT G(OUT, f);

endmodule

需要将其转换为指定的树形结构（见附件图片），询问是否存在可行的转换方法，以及高效构建该树形结构的思路（此前通过网络搜索未找到相关方案）。

可行转换方法与构建思路 #

一、转换可行性 #

完全可行。门级Verilog本质就是描述信号的依赖关系，不管是从输出往输入倒推，还是从输入往输出顺推，都能把这些依赖关系整理成树状结构。

二、高效构建步骤 #

1. 先提取代码关键信息

• 用正则表达式或者简单的代码解析逻辑，把每个门单元的输出信号、门类型、输入信号都提取出来
• 建立两个映射表：
  • 信号-对应门：比如信号a对应NOT A(a, a1)这个门
  • 门-输入列表：比如NAND D的输入是d1和d2

2. 从输出反向构建（最直观的方式）

• 从最终输出OUT开始，它由NOT G生成，所以把NOT G(OUT, f)作为树的根节点
• 接着处理f，它来自NAND F，把NAND F(f, d, e)作为根节点的子节点；再把NAND F的两个输入d和e分别作为它的子节点
• 递归处理每个输入信号：
  • 如果信号是输入端口（比如a1、b1），直接作为叶子节点
  • 如果是内部wire（比如a、b），就找到生成它的门，继续往下挂载节点

3. 正向构建（适合复杂大电路）

• 先给所有信号标层级：输入端口是0级，用输入直接生成的信号是1级，以此类推
• 按层级从低到高，把每个门单元挂到它的输入信号对应的节点下面，最后所有分支汇到输出节点，形成完整的树

4. 实用小技巧

• 用字典存储每个信号的父门，避免重复遍历同一个信号
• 遇到重复的门结构，可以批量处理，减少递归开销

举个例子，针对你给的代码，反向构建出的树结构大概是这样：

OUT (NOT G)
└── f (NAND F)
    ├── d (NAND D)
    │   ├── d1
    │   └── d2
    └── e (NAND E)
        ├── b (NOT B)
        │   └── b1
        └── c (NOT C)
            └── a (NOT A)
                └── a1

内容的提问来源于stack exchange，提问作者Mamba