Verilog中并行if语句给同一变量赋值的优先级规则咨询

在Verilog的IEEE标准（包括IEEE 1364和IEEE 1800）里，对于同一个时序always块中对同一寄存器变量的多次赋值，有明确的执行规则：

• 不管使用阻塞赋值（=）还是非阻塞赋值（<=），当多个赋值语句针对同一个变量且执行条件同时满足时，代码中位置最靠后的那次赋值会覆盖前面所有的赋值，最终变量会取最后一次赋值的结果。

结合你给出的代码来看：

always @ (posedge clk) begin
  x <= 1'b0;

  if (!z) begin
    x <= 0;
  end

  if (!y) begin
    x <= 1;
  end 
end

当z和y同时为0时，三个赋值语句都会被触发执行，但按照规则，只有最后一行x <= 1的赋值会生效，前面的x <= 1'b0和x <= 0都会被覆盖，所以仿真时你会看到x最终被赋值为1，这完全符合Verilog的标准规定。

补充一点：这种写法虽然符合语法，但实际工程中尽量避免，因为容易造成逻辑混淆、可读性差。如果需要根据多条件优先级赋值，建议用if-else if的嵌套结构来明确优先级，而非多个独立的if。

内容的提问来源于stack exchange，提问作者AZ123