SystemVerilog按键密码检测FSM异常问题求助

我尝试用SystemVerilog编写一个作为密码检测器的FSM，密码通过b1、b2、b3、b4四个按键输入，正确密码为b1-b2-b3-b4。当前FSM从STA切换到STB正常，但输入正确按键从STB切换到STC时，FSM会回到STA；若同时按住所有正确顺序的按键，则能进入最后状态。以下是前两个状态的逻辑及代码：

module FSM(
input b1, b2, b3, b4,
output logic unlock

typedef enum {STA, STB, STC, STD, STE} STATES; 
STATES NS, PS = STA;
always_ff@(posedge clock)
begin
   PS <=NS;
end
always_comb
begin
unlock = 0;
case(PS)

STA:
begin
if (b1 == 1'b1) // If button one is pressed
begin
NS = STB;
else:
NS = STA;

STB:
begin
   if (b2 == 1'b1) // If button two is pressed
    begin
     NS = STC;
     else if (b1 == 1 | b3 == 1 | b4 == 1) // if any other button is pressed go to stateA  
       begin
        NS = STA;
     else  // stay in state B until a button is pressed
       begin
        NS = STB;
       end

问题分析 #

1. 语法错误引发的异常行为 #

代码存在多处语法漏洞，直接导致综合/仿真逻辑紊乱：

• module端口列表、output logic unlock末尾缺少分号
• STA状态的if块、STB状态的if/else if/else块、整体case语句均未闭合
• else:为非法语法，正确写法是else

2. 电平触发的核心逻辑缺陷 #

这是导致状态跳转异常的关键原因：当前状态转移基于按键持续电平而非按下脉冲。

• 按下b1进入STB后，若未及时松开b1，此时b1仍为高电平；当按下b2时，b1与b2同时为高，会触发STB状态中else if (b1 == 1 | b3 == 1 | b4 == 1)的条件，直接跳回STA。
• 同时按住所有正确按键时，b1始终为高，但STB状态优先判断b2是否为高，此时b2的高电平会优先触发跳转到STC，后续状态同理，因此能走完整个流程。

3. 条件判断的不规范写法 #

STB状态的else if条件使用了按位或|，虽然此处功能与逻辑或||一致，但按位或用于逻辑判断属于不规范写法，易引发后续逻辑隐患。

修复方案与优化实现 #

步骤1：修复语法错误 #

补全所有缺失的end语句，修正语法错误，确保代码结构合法。

步骤2：添加按键边沿检测（脉冲转换） #

将按键电平转换为单周期脉冲，确保每次按键按下仅触发一次状态转移，避免按住按键时的持续电平干扰：

// 按键上升沿检测（假设按键按下为高电平，如需消抖可添加额外寄存器）
logic b1_pulse, b2_pulse, b3_pulse, b4_pulse;
logic b1_prev, b2_prev, b3_prev, b4_prev;

always_ff @(posedge clock) begin
    b1_prev <= b1;
    b2_prev <= b2;
    b3_prev <= b3;
    b4_prev <= b4;
end

assign b1_pulse = b1 & ~b1_prev;
assign b2_pulse = b2 & ~b2_prev;
assign b3_pulse = b3 & ~b3_prev;
assign b4_pulse = b4 & ~b4_prev;

步骤3：修正状态机逻辑 #

基于脉冲触发实现状态转移，确保只有检测到正确按键的按下脉冲时才跳转，错误按键脉冲则重置状态：

module FSM(
    input clock,
    input b1, b2, b3, b4,
    output logic unlock
);

typedef enum {STA, STB, STC, STD, STE} STATES; 
STATES NS, PS = STA;

// 按键上升沿脉冲生成
logic b1_pulse, b2_pulse, b3_pulse, b4_pulse;
logic b1_prev, b2_prev, b3_prev, b4_prev;

always_ff @(posedge clock) begin
    b1_prev <= b1;
    b2_prev <= b2;
    b3_prev <= b3;
    b4_prev <= b4;
end

assign b1_pulse = b1 & ~b1_prev;
assign b2_pulse = b2 & ~b2_prev;
assign b3_pulse = b3 & ~b3_prev;
assign b4_pulse = b4 & ~b4_prev;

// 状态寄存器
always_ff @(posedge clock) begin
    PS <= NS;
end

// 组合逻辑：状态转移与输出
always_comb begin
    unlock = 1'b0;
    NS = PS; // 默认保持当前状态
    case(PS)
        STA: begin
            if (b1_pulse) begin
                NS = STB;
            end
        end
        STB: begin
            if (b2_pulse) begin
                NS = STC;
            end else if (b1_pulse || b3_pulse || b4_pulse) begin
                NS = STA; // 错误按键，重置到初始状态
            end
        end
        STC: begin
            if (b3_pulse) begin
                NS = STD;
            end else if (b1_pulse || b2_pulse || b4_pulse) begin
                NS = STA;
            end
        end
        STD: begin
            if (b4_pulse) begin
                NS = STE;
            end else if (b1_pulse || b2_pulse || b3_pulse) begin
                NS = STA;
            end
        end
        STE: begin
            unlock = 1'b1;
            // 可选：添加解锁后自动重置或按键触发重置逻辑
        end
    endcase
end

endmodule

额外优化建议 #

• 添加按键消抖：实际硬件中按键存在抖动，建议在边沿检测前添加20ms左右的消抖电路，避免误触发。
• 解锁状态重置：可添加复位按键，或设置解锁后一段时间自动重置状态。
• 代码风格规范：统一使用1'b0/1'b1替代0/1，提升代码可读性；状态机默认转移设置为保持当前状态，减少冗余逻辑。

内容的提问来源于stack exchange，提问作者user20638857