Verilog加减法器代码报错求助：过程连续赋值左侧不能为网线型

问题分析 #

你遇到的错误核心有两个：

• FA模块里的co是默认的网线型（net），但你在always过程块内部使用了assign连续赋值——Verilog里连续赋值不能放在过程块里，且过程块中要赋值的变量必须是reg类型。
• 两个独立的if语句会导致对co重复赋值，综合时会出现逻辑冲突。
  另外，你混淆了顶层控制信号en和全加器的进位输入逻辑，导致FA模块的设计冗余且逻辑错误。

修正后的代码方案 #

方案1：修正全加器模块逻辑

把FA改成标准全加器，顶层通过en控制补码转换实现减法，完全用组合逻辑避免语法错误：

module Add_sub(x,y,co,u,en);
  input [3:0]x, y;
  input en;
  output [3:0]u;
  output co;

  wire [3:0]y_comp;
  wire [3:1]c;

  // 减法时对y取反，加法时保持y不变
  assign y_comp = y ^ {4{en}};

  // 全加器链，最低位进位输入为en（减法时补1）
  FA M0(x[0], y_comp[0], en, u[0], c[1]);
  FA M1(x[1], y_comp[1], c[1], u[1], c[2]);
  FA M2(x[2], y_comp[2], c[2], u[2], c[3]);
  FA M3(x[3], y_comp[3], c[3], u[3], co);

endmodule

// 标准全加器，无冗余控制信号
module FA(x,y,cin,u,co);
  input x, y, cin;
  output u, co;

  assign u = x ^ y ^ cin;
  assign co = (x & y) | (x & cin) | (y & cin);

endmodule

方案2：更简洁的直接算术实现

利用Verilog自带的算术运算特性，无需拆分全加器，一行代码完成功能：

module Add_sub(x,y,co,u,en);
  input [3:0]x, y;
  input en;
  output [3:0]u;
  output co;

  // en=0时执行加法x+y，en=1时执行减法x-y，拼接符直接输出进位/借位
  assign {co, u} = en ? (x - y) : (x + y);

endmodule

这种写法综合器会自动优化成对应的加法/减法电路，代码简洁易维护。

内容的提问来源于stack exchange，提问作者JarvisLYu1