SystemVerilog中16位输入接8位信号出现Z扩展问题咨询

该行为是否符合预期？ #

符合Verilog/SystemVerilog的语言规范。当窄位宽信号直接连接到更宽的模块输入端口时，超出原信号位宽的高位部分没有被任何驱动源赋值，仿真器会将这些未驱动的位标记为高阻态Z。这种情况下，若用包含Z的信号初始化计数器，后续算术运算（比如减1）会因Z参与运算产生未知态X，进而导致仿真失效——这完全是语言定义的正常行为。

如何修改代码实现预期的补零效果？ #

只需通过显式位宽扩展主动为高位补零即可，常见实现方式有两种：

1. 模块实例化时直接扩展 #

在端口连接阶段，用拼接操作符{}将原信号与补零的高位拼接：

wire [7:0] input_8bit;
// 假设模块的16位输入端口名为in_16bit
my_module u_my_module (
  .in_16bit({8'b0, input_8bit}) // 高位补8个0，实现右对齐+补零
);

2. 预先扩展信号位宽 #

先定义一个扩展后的16位信号，再连接到模块端口：

wire [7:0] input_8bit;
wire [15:0] input_16bit = {8'b0, input_8bit}; // 提前完成位宽扩展

my_module u_my_module (
  .in_16bit(input_16bit)
);

如果是有符号数需要符号扩展（高位补符号位而非0），只需把拼接的8'b0替换为重复的符号位即可：

wire signed [7:0] input_8bit_signed;
my_module u_my_module (
  .in_16bit({{8{input_8bit_signed[7]}}, input_8bit_signed})
);

内容的提问来源于stack exchange，提问作者viterbi