如何基于Verilog 1995标准实现有符号乘法器？

在Verilog 1995中没有signed关键字，但可以通过以下两种常用方法实现有符号乘法：

方法一：手工符号扩展+无符号乘法 #

基于补码运算规则，将n位有符号数符号扩展至2n位后执行无符号乘法，得到的2n位结果即为正确的补码乘积。示例代码：

// 8位补码形式有符号数相乘，输出16位补码结果
wire [7:0] A, B; // A、B为补码格式的有符号数
wire [15:0] Y;

// 将A、B符号扩展至16位
wire [15:0] A_ext = { {8{A[7]}}, A };
wire [15:0] B_ext = { {8{B[7]}}, B };

// 无符号乘法，结果自动对应有符号补码值
assign Y = A_ext * B_ext;

方法二：使用$signed()系统函数 #

Verilog 1995标准支持$signed()系统函数，可将无符号类型的线网/变量视为有符号数参与运算，直接实现有符号乘法：

wire [7:0] A, B;
wire [15:0] Y;

// 用$signed()指定操作数按有符号数运算
assign Y = $signed(A) * $signed(B);

注意事项 #

• $signed()是Verilog 1995内置的系统函数，主流综合工具（如Synopsys DC、Xilinx Vivado）均支持该用法。
• 符号扩展方法更偏向底层电路控制，适合需要手动优化乘法器结构的场景。

内容的提问来源于stack exchange，提问作者etnapoli