如何在Chisel 3中为BlackBox添加可用于仿真的行为实现

针对你遇到的「BlackBox关联的Verilog仅实例化综合器配置模块、无行为级代码」的场景，以下是两种用Chisel实现仿真行为的可行方案：

方案一：在BlackBox内部嵌入仿真逻辑 #

直接在BlackBox类中添加仅在仿真环境下生效的Chisel代码，综合时会自动忽略这部分逻辑，保留原BlackBox用于后端流程。

代码示例 #

import chisel3._
import chisel3.util._

class MyBlackBox extends BlackBox {
  // 定义与Verilog模块完全一致的端口
  val io = IO(new Bundle {
    val clk = Input(Clock())
    val reset = Input(Bool())
    val inData = Input(UInt(16.W))
    val outData = Output(UInt(16.W))
    val valid = Input(Bool())
    val ready = Output(Bool())
  })

  // 仅在仿真时执行的行为逻辑
  if (sys.props.getOrElse("chisel.sim", "false") == "true") {
    // 示例：实现一个带握手的寄存器行为，匹配你已知的模块功能
    val regData = RegInit(0.U(16.W))
    val regReady = RegInit(true.B)

    when(io.reset) {
      regData := 0.U
      regReady := true.B
    }.elsewhen(io.valid && regReady) {
      regData := io.inData
      regReady := false.B
    }.otherwise {
      regReady := true.B
    }

    io.outData := regData
    io.ready := regReady

    // 可选：添加仿真调试打印
    printf(p"[SIM BB] clk=${clock} reset=${io.reset} in=${io.inData} out=${io.outData} valid=${io.valid} ready=${io.ready}\n")
  }
}

优势 #

• 无需修改顶层系统结构，仿真与综合共用同一个BlackBox定义
• 逻辑紧凑，仿真行为与BlackBox端口绑定紧密

方案二：分离仿真模型与BlackBox #

编写独立的Chisel仿真模型类，在测试阶段替换原始BlackBox，综合阶段仍使用原BlackBox。

代码示例 #

1. 定义原始BlackBox

class MyBlackBox extends BlackBox {
  val io = IO(new Bundle {
    val clk = Input(Clock())
    val reset = Input(Bool())
    val inData = Input(UInt(16.W))
    val outData = Output(UInt(16.W))
    val valid = Input(Bool())
    val ready = Output(Bool())
  })
}

2. 编写仿真模型

class MyBlackBoxSimModel extends Module {
  val io = IO(new Bundle {
    val clk = Input(Clock())
    val reset = Input(Bool())
    val inData = Input(UInt(16.W))
    val outData = Output(UInt(16.W))
    val valid = Input(Bool())
    val ready = Output(Bool())
  })

  // 实现与实际模块一致的行为，比如一个流水线延迟单元
  val pipe = ShiftRegister(io.inData, 2, io.valid, true.B)
  val pipeValid = ShiftRegister(io.valid, 2, true.B, true.B)
  
  io.outData := pipe
  io.ready := true.B // 假设模块始终就绪
}

3. 顶层系统与测试代码

// 顶层系统设计为可替换内部模块的结构
class MyTop(bbModule: => Module) extends Module {
  val io = IO(new Bundle {
    val inData = Input(UInt(16.W))
    val valid = Input(Bool())
    val outData = Output(UInt(16.W))
    val ready = Output(Bool())
  })

  val bb = Module(bbModule)
  bb.io.clk := clock
  bb.io.reset := reset
  bb.io.inData := io.inData
  bb.io.valid := io.valid
  io.outData := bb.io.outData
  io.ready := bb.io.ready
}

// 测试时使用仿真模型替换BlackBox
class MyTopTest extends PeekPokeTester(new MyTop(new MyBlackBoxSimModel)) {
  poke(io.valid, true.B)
  poke(io.inData, 0x1234.U)
  step(1)
  expect(io.outData, 0.U) // 流水线第一拍无输出
  step(1)
  expect(io.outData, 0x1234.U) // 第二拍输出延迟数据
}

优势 #

• 仿真模型独立，逻辑更清晰，适合复杂行为的实现
• 测试阶段可灵活替换不同仿真模型，方便验证边界场景

关键注意事项 #

• 确保仿真模型的端口与BlackBox完全一致（名称、方向、位宽），避免端口不匹配问题
• 时序逻辑需严格对齐实际模块的时钟、复位行为，比如同步复位/异步复位、延迟周期数等
• 若涉及内存类模块，可使用chisel3.util.experimental.loadMemoryFromFile加载初始化数据，匹配综合模块的内存配置

内容的提问来源于stack exchange，提问作者Mohamed M. Shahawy