VHDL代码报错：std_ulogic与string操作数类型不兼容求解答

错误原因及修复步骤 #

1. 类型不匹配的比较
   第13行if (x="1")和第27行if (y="1")存在类型错误：x、y是std_logic单比特类型，而"1"是长度为1的字符串类型，VHDL不允许跨类型直接比较。
   修复：把字符串"1"替换为字符字面量'1'，即修改为if (x='1')和if (y='1')。

2. 非法的信号赋值
   第35行S<="-------"：S是std_logic_vector类型，直接赋值"-------"属于字符串到逻辑向量的类型不匹配，且写法不符合VHDL规范。
   修复：若要给S赋值全无关态（对应'-'），改用聚合赋值：S <= (others => '-')；若要赋值全0，则用S <= (others => '0')。

3. 大小写敏感问题
   第29行的not b(0)中，小写的b和端口定义的大写B不匹配，VHDL对标识符大小写敏感，会被识别为不同信号。
   修复：改为not B(0)。

修正后的完整代码 #

LIBRARY IEEE;
USE ieee.std_logic_1164.all;

entity POLI is 
    port(A,B: in std_logic_vector(2 downto 0);
         x,y: in std_logic;
         S: out std_logic_vector(6 downto 0));
end POLI;

architecture codigo of POLI is
    begin
        process(x) begin
            if (x='1') then
                S(0)<=((A(0)and(not A(1))and A(2))or((not A(0))and A(1)and A(2)));
                S(1)<=((not A(0))and A(1)and (not A(2)));
                S(2)<=((not A(0))and (not A(2)));
                S(3)<=(((not A(0))and (not A(1))and (not A(2)))or ((not A(0))and A(1)and A(2)));
                S(4)<=(A(0)and (not A(1))and (not A(2)));
                S(5)<=(A(0)and (not A(1))and (not A(2)));
                S(6)<=(((not A(0))and A(1))or((not A(0))and A(2)));
            else
                S<="0000000";
            end if;
        end process;

        process(y) begin
            if (y='1') then
                S(1)<=(((not B(0))and (not B(2)))or((not B(0))and(not B(1))));
                S(2)<=((not B(0))and(not B(2)));
                S(4)<=(((not B(1))and B(0))or((not B(1))and B(2)));
                S(5)<=(B(0)and(not B(1)));
                S(6)<=(((not B(0))and B(1)));
             else
                S <= (others => '-');
            end if;
        end process;
end codigo;

内容的提问来源于stack exchange，提问作者Leobardo Yaez