在Vivado中用Verilog实现T触发器为何必须添加clr引脚？

云上老周

2026-8-7

无清零引脚的T触发器实现问题解析

问题根源

你遇到的仿真输出全为x的原因有两个：

寄存器未初始化：带clr的原代码中，清零引脚有效时会强制将q设为0、qn设为1，相当于给寄存器赋予了初始状态；而你移除clr后，没有给q和qn设置初始值，Verilog仿真中寄存器默认初始状态为未知态x。
逻辑分支不完整：你的改写代码仅在t=1时更新q和qn，当t=0时没有任何赋值操作，寄存器会保持当前状态（也就是初始的x），自然不会出现预期的翻转或保持行为。

可行的无清零T触发器实现方案

完全可以不用clr引脚实现T触发器，只需补全逻辑并给寄存器设置初始状态即可。以下是两种正确的实现方式：

方式1：补全所有分支逻辑+初始值

module t_flip_flop(t,clk,q,qn);
input t,clk;
output reg q,qn;

// 仿真阶段初始化寄存器，避免未知态
initial begin
    q = 0;
    qn = 1;
end

always @(posedge clk)
begin
    if(t) begin
        q <= ~q;          // t=1时翻转，等价于q^t
        qn <= q;          // 直接取反q，比~(q^t)更简洁
    end else begin
        q <= q;           // t=0时保持当前状态
        qn <= qn;
    end
end
endmodule

方式2：简化赋值逻辑（无需分支判断）

module t_flip_flop(t,clk,q,qn);
input t,clk;
output reg q,qn;

initial begin
    q = 0;
    qn = 1;
end

always @(posedge clk)
begin
    q <= q ^ t;          // t=1时翻转，t=0时保持
    qn <= ~q;            // 直接同步取反q，确保qn与q始终互补
end
endmodule