Icarus中初始化非打包参数数组失败，求可行解决方案

核心问题 #

你的代码存在两个关键错误，导致Icarus Verilog不认可：

1. 运行时变量无法初始化编译时参数：localparam是编译阶段确定的常量，而t是在initial块中运行时赋值的变量，编译阶段t还没有有效值，因此无法用来初始化arr1。
2. 数组声明语法不匹配：localparam int [3] arr是打包数组的写法，而dut模块要求的参数是非打包数组（int arr[3]），类型不匹配导致报错。

修正后的代码 #

module dut #(parameter int arr[3]) 
(
input logic clk
);
endmodule

module main;
// 正确：用编译时常量初始化非打包数组localparam
localparam int arr1[3] = '{0, 1, 2};

localparam int A0 = 1;
localparam int A1 = 1;
localparam int A2 = 1;

// 修正为非打包数组的声明方式，与dut的参数类型匹配
localparam int arr[3] = '{A0, A1, A2};

logic clk;
                   
dut
# (.arr (arr)) 
dut_inst1
(.clk(clk));

// 注意：模块实例名不能重复，此处改为dut_inst2
dut
# (.arr (arr1)) 
dut_inst2
(.clk(clk));

endmodule

动态生成非打包参数数组（编译时） #

如果需要批量生成数组元素，可使用generate块配合genvar生成编译时常量，避免手动赋值：

module dut #(parameter int arr[3]) 
(
input logic clk
);
endmodule

module main;
localparam int arr1[3] = '{0, 1, 2};

// 用generate循环编译时生成非打包数组
localparam int arr[3];
generate
    for (genvar i = 0; i < 3; i++) begin : gen_arr_elements
        assign arr[i] = i + 1; // 可替换为任意编译时可计算的表达式
    end
endgenerate

logic clk;
                   
dut
# (.arr (arr)) 
dut_inst1
(.clk(clk));

dut
# (.arr (arr1)) 
dut_inst2
(.clk(clk));

endmodule

内容的提问来源于stack exchange，提问作者nir