在VHDL中实现实数到IEEE-754单精度浮点表示的转换

问题背景 #

需要在VHDL测试平台中将实数转换为32位IEEE-754单精度浮点格式（包含1位符号位、8位指数位、23位尾数位）用于测试验证。已知C语言可通过结构体实现类似转换，但不清楚VHDL的直接转换方法。曾尝试采用基于IEEE 2008浮点包的方案，但Vivado 2021.2的XSIM仿真器报错：

[XSIM 43-4187] File "/proj/xbuilds/2021.2_INT_0504_1926/installs/all_platforms/Vivado/2021.2/data/vhdl/src/ieee_2008/float_pkg.vhdl" Line 45 : The "Vhdl 2008 Package Instantiation Declaration" is not supported yet for simulation.

因此需要自行编写VHDL函数完成转换逻辑。

解决方案：自定义转换函数 #

以下是实现实数到IEEE-754单精度浮点32位STD_LOGIC_VECTOR转换的VHDL包，可直接在测试平台中调用：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

package float_conversion_pkg is
    function real_to_single_fp(input_real : real) return std_logic_vector;
end package float_conversion_pkg;

package body float_conversion_pkg is
    function real_to_single_fp(input_real : real) return std_logic_vector is
        variable sign_bit      : std_logic;
        variable exponent      : integer range 0 to 255;
        variable mantissa      : std_logic_vector(22 downto 0);
        variable temp_real     : real;
        variable normalized_real : real;
        constant exponent_bias : integer := 127; -- IEEE-754单精度偏置值
    begin
        -- 处理0值特殊情况
        if input_real = 0.0 then
            return (others => '0');
        end if;

        -- 确定符号位
        sign_bit := '0';
        temp_real := input_real;
        if input_real < 0.0 then
            sign_bit := '1';
            temp_real := -input_real;
        end if;

        -- 归一化实数，得到1.xxxxx形式
        exponent := 0;
        normalized_real := temp_real;
        while normalized_real >= 2.0 loop
            normalized_real := normalized_real / 2.0;
            exponent := exponent + 1;
        end loop;
        while normalized_real < 1.0 loop
            normalized_real := normalized_real * 2.0;
            exponent := exponent - 1;
        end loop;

        -- 计算带偏置的指数值
        exponent := exponent + exponent_bias;

        -- 提取尾数位（去掉隐含的整数位1）
        normalized_real := normalized_real - 1.0;
        mantissa := (others => '0');
        for i in 0 to 22 loop
            normalized_real := normalized_real * 2.0;
            if normalized_real >= 1.0 then
                mantissa(22 - i) := '1';
                normalized_real := normalized_real - 1.0;
            else
                mantissa(22 - i) := '0';
            end if;
        end loop;

        -- 组合成32位IEEE-754格式：符号位+指数位+尾数位
        return sign_bit & std_logic_vector(to_unsigned(exponent, 8)) & mantissa;
    end function real_to_single_fp;
end package body float_conversion_pkg;

测试平台调用示例 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use work.float_conversion_pkg.ALL;

entity tb_float_conversion is
end tb_float_conversion;

architecture behavioral of tb_float_conversion is
    signal test_float_out : std_logic_vector(31 downto 0);
begin
    process
    begin
        -- 测试正实数
        test_float_out <= real_to_single_fp(3.14159);
        wait for 10 ns;
        -- 测试负实数
        test_float_out <= real_to_single_fp(-2.71828);
        wait for 10 ns;
        -- 测试0值
        test_float_out <= real_to_single_fp(0.0);
        wait for 10 ns;
        wait;
    end process;
end behavioral;

注意事项 #

• 该函数仅适用于VHDL仿真测试平台，real类型无法被综合工具支持，不能用于可综合代码
• 逻辑完全符合IEEE-754单精度浮点标准，覆盖了0值、正负实数的转换场景
• 避开了IEEE 2008浮点包的兼容性问题，可在Vivado等不支持该特性的仿真器中正常运行

内容的提问来源于stack exchange，提问作者Diego Ruiz