正边沿检测器行为级代码编写、编译错误解析及正确实现问询

我来帮你拆解这个Verilog行为级建模的问题，一步步解决你的困惑：

错误原因解析 #

你遇到的vlog-2110 Illegal reference to net "out"错误，本质是变量类型不匹配：

• 你把输出out声明成了wire类型，而Verilog里wire属于线网型变量，只能通过assign语句或者模块端口连接来赋值，绝对不能在always块里直接赋值。
• 要在always块里赋值的变量，必须声明为reg类型。

另外，你写的always @ (posedge in, posedge clk)敏感列表也有问题：时序电路的敏感列表应该只包含时钟（和复位）的边沿，把输入信号in的边沿加进去，会让综合工具生成不符合时序规范的电路，大概率出现毛刺或不稳定的情况，这是设计时序电路的大忌。

正确的行为级实现方案 #

你的需求是每次检测到输入in的正边沿时，输出out翻转，核心是先同步检测出in的正边沿，再基于时钟触发out的翻转，同时要保证电路的稳定性。下面是标准的行为级实现代码：

module posedgedet(in, out, clk, res);
    input wire in, clk, res;
    output reg out; // 改为reg类型，支持always块赋值
    reg in_dly; // 用于延迟输入信号的寄存器

    // 第一步：同步延迟输入信号，生成打一拍的版本（避免亚稳态）
    always @(posedge clk or posedge res) begin
        if(res) begin
            in_dly <= 1'b0; // 复位时初始化延迟寄存器
        end else begin
            in_dly <= in;
        end
    end

    // 第二步：检测正边沿，并触发输出翻转
    always @(posedge clk or posedge res) begin
        if(res) begin
            out <= 1'b0; // 复位时初始化输出状态
        end else begin
            // 当当前输入为高，延迟后的输入为低时，说明检测到正边沿
            if(in & ~in_dly) begin
                out <= ~out; // 输出翻转
            end
            // 没有检测到边沿时，保持输出不变
        end
    end
endmodule

关键设计要点 #

• 变量类型匹配：所有在always块中赋值的变量必须声明为reg类型，比如out和in_dly。
• 敏感列表规范：时序电路的always块敏感列表只能包含时钟边沿和复位边沿（这里用的是异步复位，所以加入posedge res），绝对不要把输入信号的边沿放进敏感列表。
• 复位逻辑：必须加入复位逻辑（同步或异步均可），确保电路上电或复位后有确定的初始状态，避免出现未知态（x）。
• 同步检测：先把输入信号打一拍再检测边沿，是为了避免亚稳态，这是时序电路设计的标准操作。

内容的提问来源于stack exchange，提问作者3MP The Rook