基于可配置LUT的Tanh函数定点近似实现技术问询

核心思路 #

针对定点数输入无法直接用整数索引LUT、不愿采用双LUT的需求，利用tanh的奇函数特性+线性插值实现单LUT的高效近似：

• 仅存储正数区间的tanh结果，负数输入通过取反结果实现，节省一半LUT资源
• 将定点数输入映射到LUT地址空间，对落在条目间隙的输入用线性插值补全，用有限条目实现足够精度
• 全程用定点数运算，避免浮点，适配硬件实现

具体实现步骤 #

1. 范围与格式定义

   • 确定tanh有效近似范围：通常取[-3,3]，因为tanh(3)≈0.995，超出后函数值几乎无变化
   • 定义输入/输出定点数格式：比如Q1.15（1位符号+1位整数+15位小数），平衡范围与精度

2. 地址映射

   • 将正数输入[0,3]归一化到LUT的地址索引[0, LUT_SIZE-1]，用定点数运算实现：
     addr = round( x_abs * (LUT_SIZE-1)/3 )
   • 这里的缩放因子提前转成定点数格式，避免实时浮点计算

3. 线性插值

   • 提取输入的小数部分作为插值系数，取相邻两个LUT条目的tanh值
   • 计算插值结果：result = val_low + frac * (val_high - val_low)，所有运算用定点数加法/乘法实现

4. 符号恢复

   • 利用tanh(-x) = -tanh(x)，输入为负时将插值结果取反，得到最终输出

修正后的VHDL实现示例 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity tanh_lut is
    Generic (
        LUT_SIZE    : integer := 256;  -- 可配置的LUT条目数
        INPUT_WIDTH : integer := 16;   -- 输入定点数宽度，Q1.15格式（1符号+1整数+15小数）
        OUTPUT_WIDTH: integer := 16    -- 输出定点数宽度，同输入格式
    );
    Port (
        x_in        : in  signed(INPUT_WIDTH-1 downto 0);
        tanh_out    : out signed(OUTPUT_WIDTH-1 downto 0)
    );
end tanh_lut;

architecture Behavioral of tanh_lut is
    -- LUT存储[0,3]区间的tanh结果，Q1.15格式
    type lut_array is array(0 to LUT_SIZE-1) of signed(OUTPUT_WIDTH-1 downto 0);
    -- 预计算示例：实际需用工具生成完整数值
    constant tanh_lut : lut_array := (
        0 => to_signed(0, OUTPUT_WIDTH),
        1 => to_signed(1966, OUTPUT_WIDTH),  -- tanh(3/255)≈0.01176的Q1.15值
        -- ... 省略中间条目
        LUT_SIZE-1 => to_signed(32500, OUTPUT_WIDTH)  -- tanh(3)≈0.995的Q1.15近似值
    );
    
    -- 缩放因子：(LUT_SIZE-1)/3 转Q1.15格式，用于地址计算
    constant SCALE_FACTOR : signed(INPUT_WIDTH-1 downto 0) := 
        to_signed( (LUT_SIZE-1)*2**15 / 3, INPUT_WIDTH );
    
    signal x_abs     : signed(INPUT_WIDTH-1 downto 0);
    signal addr_raw  : signed(INPUT_WIDTH-1 downto 0);
    signal addr      : integer range 0 to LUT_SIZE-1;
    signal addr_next : integer range 0 to LUT_SIZE-1;
    signal frac      : signed(INPUT_WIDTH-1 downto 0);
    signal val_low   : signed(OUTPUT_WIDTH-1 downto 0);
    signal val_high  : signed(OUTPUT_WIDTH-1 downto 0);
    signal delta     : signed(OUTPUT_WIDTH-1 downto 0);
    signal interpolated : signed(OUTPUT_WIDTH-1 downto 0);
begin
    -- 取输入绝对值，处理正数区间
    x_abs <= abs(x_in);
    
    -- 计算地址：定点数乘法+右移提取整数部分
    addr_raw <= resize(x_abs * SCALE_FACTOR, INPUT_WIDTH);
    addr <= to_integer(addr_raw(INPUT_WIDTH-1 downto 15));  -- Q1.15格式右移15位取整数
    
    -- 边界处理：避免地址越界
    addr_next <= addr + 1 when addr < LUT_SIZE-1 else addr;
    
    -- 提取小数部分作为插值系数（保持Q1.15格式）
    frac <= resize(addr_raw(14 downto 0) & '0', INPUT_WIDTH);
    
    -- 读取LUT相邻值
    val_low <= tanh_lut(addr);
    val_high <= tanh_lut(addr_next);
    
    -- 线性插值计算
    delta <= val_high - val_low;
    interpolated <= val_low + resize(shift_right(delta * frac, 15), OUTPUT_WIDTH);
    
    -- 恢复符号：负数输入取反结果
    tanh_out <= interpolated when x_in(INPUT_WIDTH-1) = '0' else -interpolated;
end Behavioral;

关键优化与注意事项 #

• LUT条目配置：条目数越多精度越高，但资源占用越大，128~256条目在多数嵌入式/AI加速场景下足够满足需求
• LUT值预计算：可通过Python/MATLAB批量生成定点数格式的tanh值，示例代码：

  import numpy as np
  lut_size = 256
  x_vals = np.linspace(0, 3, lut_size)
  tanh_vals = np.tanh(x_vals)
  # 转换为Q1.15格式：乘以2^15后取整
  fixed_vals = np.round(tanh_vals * 32768).astype(int)
  

• 硬件适配：FPGA中LUT可映射到分布式RAM/块RAM，插值运算可复用DSP单元，最大化硬件效率

内容的提问来源于stack exchange，提问作者hajo