如何修正Verilog编译错误「Illegal reference to net q」？

错误原因分析 #

• 核心语法错误：模块中output q默认是wire（net）类型，Verilog禁止在always等过程块中对wire类型变量直接赋值，你代码里的q <= q_next触发了「Illegal reference to net q」错误。
• 逻辑设计问题：当前代码混淆了T触发器与D触发器的逻辑，且always块内else if (clk == 1'b1)的判断完全冗余——posedge clk触发时，clk已经处于高电平，该条件会导致逻辑混乱。

修正后的T触发器代码 #

module t_flip_flop (
    input clk,
    input pr,       // 异步置位（低有效，可根据需求调整电平）
    input clr,      // 异步清零（低有效）
    input t,        // T触发器输入：T=1时翻转，T=0时保持
    output reg q    // 声明为reg类型，允许在过程块中赋值
);
    // 敏感列表包含异步信号和时钟上升沿
    always @(posedge clk or negedge clr or negedge pr) begin
        if (!clr) begin          // 异步清零优先级最高
            q <= 1'b0;
        end else if (!pr) begin // 其次处理异步置位
            q <= 1'b1;
        end else begin
            // T触发器核心逻辑
            q <= t ? ~q : q;
        end
    end
endmodule

修正后的测试模块 #

module t_flip_flop_testbench;
    reg clk, pr, clr, t;
    wire q;

    t_flip_flop tff (.clk(clk), .pr(pr), .clr(clr), .t(t), .q(q));

    // 自动生成时钟信号，周期20时间单位
    always #10 clk = ~clk;

    initial begin
        clk = 0;
        pr = 1;       // 初始置位无效
        clr = 0;      // 启动异步清零
        t = 0;
        #20;
        clr = 1;      // 取消清零
        t = 1;        // T=1，触发翻转
        #20;
        t = 0;        // T=0，保持当前状态
        #20;
        t = 1;        // 再次触发翻转
        #20;
        pr = 0;       // 触发异步置位
        #20;
        pr = 1;
        clr = 0;      // 再次启动异步清零
        #20;
        $finish;
    end
endmodule

关键修正点说明 #

1. 将output q改为output reg q，让q成为寄存器类型，解决wire变量无法在过程块赋值的问题。
2. 把原输入d改为t，符合T触发器的命名规范与逻辑定义。
3. 调整敏感列表：加入异步置位信号的边沿，确保异步信号能立即响应。
4. 重构逻辑优先级：异步信号（清零、置位）优先于时钟触发逻辑，符合异步时序电路设计规范。
5. 测试模块改用自动时钟生成，简化代码并更贴合实际测试场景。

内容的提问来源于stack exchange，提问作者Sai Ganesh K