如何用时钟信号循环特定状态？Verilog代码故障排查与优化

问题根源 #

你当前代码的核心错误是条件运算符的条件逻辑错误：你直接将常量（如4'b0111）作为判断条件，而非判断en的当前值是否等于该常量。在Verilog中，非零常量会被视为逻辑真，因此第一次时钟沿触发后，en被赋值为4'b1011，后续每一次时钟沿都会触发第一个条件（4'b0111始终为真），导致en一直保持4'b1011，无法继续循环。

修复后的条件运算符实现 #

只需在每个条件前添加en ==，让逻辑判断基于en的当前值：

// enable pin cycle
always_ff @(posedge clk) en <=
    (en == 4'b0111) ? 4'b1011 : 
    (en == 4'b1011) ? 4'b1101 : 
    (en == 4'b1101) ? 4'b1110 :
    (en == 4'b1110) ? 4'b0111 : en;

更简洁可靠的实现方式 #

对于多状态循环场景，case语句比嵌套条件运算符更易读、更不易出错，是行业常用的写法：

// enable pin cycle
always_ff @(posedge clk) begin
    case(en)
        4'b0111 : en <= 4'b1011;
        4'b1011 : en <= 4'b1101;
        4'b1101 : en <= 4'b1110;
        4'b1110 : en <= 4'b0111;
        default : en <= en; // 保持当前状态，避免未知状态出错
    endcase
end

如果需要更灵活的扩展（比如后续增加状态），还可以用计数器+译码的方式：

• 定义一个2位计数器，每个时钟沿自增
• 根据计数器的值译码得到对应的en状态

reg [1:0] cnt;

always_ff @(posedge clk) begin
    cnt <= cnt + 1'b1;
end

always_comb begin
    case(cnt)
        2'b00 : en = 4'b0111;
        2'b01 : en = 4'b1011;
        2'b10 : en = 4'b1101;
        2'b11 : en = 4'b1110;
        default : en = 4'b0111;
    endcase
end

这种方式的优势是新增状态时只需修改译码部分，无需调整循环逻辑，适合状态数量较多的场景。

内容的提问来源于stack exchange，提问作者jonathan hou