SystemVerilog报错：无法在打包与非打包值间赋值或比较

你定义的mem是unpacked数组（包含16个32位元素，[0:15]是unpacked维度），但初始化时用{14{32'h00000000}}生成的是一个448位的packed向量，而非14个独立的32位元素。把packed值直接混入unpacked数组的元素列表，就会触发"packed与unpacked值类型不匹配"的报错。

根据你使用的Verilog版本，有两种可行写法：

1. 纯Verilog（Verilog-2001及更早） #

直接逐个列出所有16个32位元素，确保每个元素都是独立的32位常量：

reg [31:0] mem [0:15] = {32'hAAAAAAAA, 32'h55555555, 
                          32'h00000000, 32'h00000000, 32'h00000000, 32'h00000000,
                          32'h00000000, 32'h00000000, 32'h00000000, 32'h00000000,
                          32'h00000000, 32'h00000000, 32'h00000000, 32'h00000000,
                          32'h00000000, 32'h00000000};

2. SystemVerilog（推荐，更简洁） #

利用default关键字批量初始化剩余元素，无需逐个列出：

reg [31:0] mem [0:15] = '{32'hAAAAAAAA, 32'h55555555, default: 32'h00000000};

注意这里用单引号'包裹初始化列表，是SystemVerilog对unpacked数组初始化的语法扩展。

内容的提问来源于stack exchange，提问作者Sajid Iquebal