Verilog代码case表达式报错求助：JDoodle编译出现语法错误

嘿，我一眼就揪出你代码里的问题啦！你遇到的case语句报错，核心原因是宏定义（define）后面多写了分号。

问题分析 #

当你写define ADD 0;时，Verilog预编译器会把所有ADD替换成0;。这样一来，你的case语句会被展开成：

case (OPCODE)
0:: calculate = A + B;
1:: calculate = A - B;
// ... 其他分支
endcase

这种写法完全不符合Verilog语法，编译器自然会提示“无法识别case表达式”和语法错误。

修正后的代码 #

只需要去掉所有define语句末尾的分号，就能解决问题啦。这里给你整理好的完整代码：

module ALU ( input wire [2:0]OPCODE, input wire [31:0]A, B, output reg [31:0]RESULT );
`define ADD 0
`define SUB 1
`define MULT 2
`define DIV 3
`define MOD 4

function [31:0] calculate ( input [31:0] A, input [31:0] B, input [2:0] OPCODE );
    case (OPCODE)
        `ADD: calculate = A + B;
        `SUB: calculate = A - B;
        `MULT: calculate = A * B;
        `DIV: calculate = A / B;
        `MOD: calculate = A % B;
    endcase
endfunction

always @(A or B or OPCODE) RESULT = calculate(A, B, OPCODE);
endmodule

额外小建议 #

如果不想用全局宏定义，推荐使用localparam来定义模块内的常量，这样不会污染全局命名空间，代码更健壮：

localparam ADD = 0;
localparam SUB = 1;
// ... 其他常量

使用时直接写ADD就可以，不需要加反引号哦～

内容的提问来源于stack exchange，提问作者ClusterFonk