Intel CPU单核心向另一核心发信号的低开销实现方案问询

现有方案痛点与核心需求 #

你提到的两种方案里，中断因处理程序开销过高被排除，轮询缓存行虽更优，但核心B等待缓存行从A的L1传输至自身L1的耗时仍是核心痛点。需要明确的是：Intel CPU采用的MESI协议没有AMD MOESI中的“拥有者（O）”状态，无法让核心A直接主动将缓存行广播至B的L1，但有几种优化手段可以大幅降低B的检测开销。

可行优化手段 #

1. 缓存行预同步指令：CLFLUSHOPT + MFENCE #

核心A可以执行CLFLUSHOPT（优化版缓存行刷新指令）将目标缓存行主动刷至L3共享缓存，再用MFENCE确保刷新操作完成。核心B轮询时，缓存行已在L3，加载至自身L1的耗时会远低于从A的L1拉取的开销。

• 注意：CLFLUSHOPT仅支持Skylake及之后的Intel CPU。

2. 缓存属性优化：写穿透（WT）替代回写（WB） #

你设想的“核心A标记页面为不可缓存、B标记为回写”不可行——Intel CPU的物理页缓存属性是全局的，同一物理页无法在不同核心上配置不同属性。但可以将标记位所在的缓存行设置为**写穿透（WT）**属性：核心A写入时会直接同步至L3，核心B轮询时从L3加载，避免了等待A的L1缓存行同步的延迟。

3. 轮询策略优化：减少无效周期浪费 #

核心B无需高频无差别轮询，可采用两种优化方式：

• 自适应轮询：初始低频轮询，当接近事件可能触发的窗口时提高轮询频率；
• 插入PAUSE指令：轮询循环中加入PAUSE，让核心进入轻量休眠状态，减少乱序执行资源的浪费，同时不会显著增加感知延迟。

4. Intel TSX扩展辅助（可选） #

Intel事务同步扩展（TSX）虽主打事务内存，但可利用其缓存同步特性：用XBEGIN/XEND包裹核心A的写入操作，让缓存行变更更快在共享缓存域中可见。不过该方法的收益不如前几种直接，适合特定场景补充优化。

AMD与Intel的协议差异说明 #

你判断的没错，AMD的MOESI协议中“O”状态允许持有缓存行的核心直接向其他核心发送缓存行内容，无需先回写至内存或L3，跨核心缓存同步开销确实更低。但Intel目前没有类似的L1缓存行主动推送硬件机制，只能通过优化缓存行的存储位置和轮询策略来降低核心B的检测开销。

内容的提问来源于stack exchange，提问作者Jack Humphries