Verilog多模块设计中访问子模块信号报错的解决办法

你的测试台存在语法错误和层次访问错误，导致仿真报错，以下是具体问题和修正方案：

核心问题点 #

• 测试台未包裹在module中：Verilog要求所有可仿真代码必须在模块内，直接写语句会被视为无效代码
• 重复定义信号：reg a, b;和wire b;重复声明了b，属于语法错误
• 错误的层次访问路径：
  • main_dut.m1.a：main模块中实例化的m1模块名称是m1_inst，不是m1
  • main_dut.main.y：main_dut就是main模块的实例，直接访问main_dut.y即可，无需额外加main
  • m1.a：m1是模块名，不是实例名，无法直接访问模块的内部信号，必须通过实例的层次路径访问

修正后的测试台代码 #

`include "main.v"

module tb_main;  // 必须包裹在测试台模块内
    reg x, y;     // 对应main模块的输入x、y，避免和内部信号重名
    wire z;

    // 实例化main模块，端口连接要对应
    main main_dut(
        .x(x),
        .y(y),
        .z(z)
    );

    initial begin
        // 正确的层次访问路径
        $display("%b", main_dut.m1_inst.a);  // 通过实例名m1_inst访问m1的内部信号a
        $display("%b", main_dut.y);          // 直接访问main实例的输入y
        // 移除错误的m1.a访问，因为m1是模块名，不是实例
        #10;
        $finish;
    end
endmodule

额外说明 #

• 保持main.v的结构不变，无需拆分模块，只需修正测试台即可解决报错
• 仿真时直接运行tb_main.v作为顶层模块，仿真器会自动识别main.v中的两个模块

内容的提问来源于stack exchange，提问作者Ahsan Ali