如何约束SystemVerilog中枚举类型关联数组的大小?
SystemVerilog枚举类型关联数组随机化问题解析
问题描述
尝试约束以枚举类型为键的关联数组大小,编写代码后调用randomize()失败,数组大小始终为0,无法生成包含所有4个枚举键的随机数组。
原代码
typedef enum {LOW, MID1, MID2, HIGH} scale; class seq_item; rand bit [7:0] value_a[scale]; constraint arr_size_c { value_a.num() == 4;} endclass module constraint_example; seq_item item; initial begin item = new(); repeat(1) begin item.randomize(); foreach(item.value_a[i]) $display("value[%s] = %0d", i.name(), item.value_a[i]); end end endmodule
仿真报错信息
celium> run item.randomize(); | xmsim: *W,SVRNDF (./testbench.sv,18|19): The randomize method call failed. The unique id of the failed randomize call is 0. Observed simulation time : 0 FS + 0 xmsim: *W,RNDOCS: These constraints contribute to the set of conflicting constraints: constraint arr_size_c { value_a.num() == 4;} (./testbench.sv,7) xmsim: *W,RNDOCS: These variables contribute to the set of conflicting constraints: Var_Name Type Status Current_Value Source --------------------------------------------------------------------------------------------- value_a.size (U31) STATE VAR 0 (0x0) ./testbench.sv ; line 6
问题根源
关联数组的num()/size()属于状态变量(STATE VAR),而非可随机变量。约束系统无法直接修改状态变量的值,只能约束随机变量。对于枚举键的关联数组,随机化过程不会自动将所有枚举键添加到数组中,默认数组为空,因此约束value_a.num() == 4会与初始状态冲突,导致随机化失败。
解决方案
方法1:显式约束所有枚举键存在
通过exists()方法约束每个枚举键必须存在于关联数组中,强制随机化时生成所有键对应的条目:
typedef enum {LOW, MID1, MID2, HIGH} scale; class seq_item; rand bit [7:0] value_a[scale]; constraint all_keys_present_c { value_a.exists(LOW); value_a.exists(MID1); value_a.exists(MID2); value_a.exists(HIGH); } endclass
方法2:构造函数初始化所有枚举键
在类的构造函数中预先添加所有枚举键,随机化时仅需随机化对应的值,无需约束数组大小:
typedef enum {LOW, MID1, MID2, HIGH} scale; class seq_item; rand bit [7:0] value_a[scale]; function new(); foreach(scale'(i)) begin value_a[i] = 0; // 初始值不影响后续随机化 end endfunction endclass
预期输出
采用上述任一方法后,仿真运行会输出符合预期的结果:
value[LOW] = 15 value[MID1] = 37 value[MID2] = 54 value[HIGH] = 86
内容的提问来源于stack exchange,提问作者bu-ral
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