x86架构MUL指令的硬件实现机制及单周期执行疑问

硬件层面的实现方式 #

现代英特尔处理器中，MUL这类整数乘法指令由CPU执行单元（EU）内专门的乘法运算单元处理。针对64位整数乘法场景，硬件通常采用以下优化结构：

• 采用**华莱士树（Wallace Tree）**快速压缩乘法产生的大量部分积，大幅减少后续加法运算的复杂度；
• 搭配**进位保存加法器（CSA）**处理压缩后的部分积，最终生成完整的乘积结果；
• 多数现代架构会将乘法单元设计为流水线化，允许乘法指令与其他指令的执行过程重叠，以此提升整体指令吞吐量。

执行周期情况 #

现代英特尔处理器（如Skylake、Ice Lake及后续架构）中，64位整数乘法指令mul r64无法在单个CPU周期内完成：

• Skylake架构下，mul r64的执行延迟（从指令启动到结果可用的时间）为3个CPU周期，吞吐量为每周期可启动1条乘法指令；
• Ice Lake及之后的架构将该延迟优化至2个CPU周期，吞吐量保持每周期1条；
• 仅8位、16位等窄宽度整数乘法，在部分架构上可能实现更低的延迟，但64位乘法因计算量较大，硬件层面无法做到单周期完成。

内容的提问来源于stack exchange，提问作者Weier