SystemVerilog任务中begin/end块为何允许中途声明变量？

问题场景 #

在uvm_test派生类的run_phase()任务中，原本按照以下流程编写代码：

1. 开头调用phase.raise_objections(this)
2. 中途声明未赋值的uvm_sequence变量，再执行创建、启动sequence的操作
3. 最后调用phase.drop_objections(this)

这种写法会触发编译错误：expecting an '=' or '<=' sign in an assignment；但将变量声明及后续操作包裹进begin/end块后，代码可正常编译。

原因解析 #

这是SystemVerilog（UVM基于该语言）的语法规则限制导致的：

• 任务/函数的顶层作用域中，变量声明必须放在所有可执行语句之前。如果先写了phase.raise_objections(this)这类执行语句，再声明变量，就违反了语法规则，引发编译报错。
• begin/end块属于局部作用域，SystemVerilog允许在局部作用域的任意位置声明变量，不受“声明必须前置”的限制。把变量声明放进begin/end块后，变量的作用域被限定在块内，完全符合语法要求。

代码对比 #

错误写法示例：

virtual task run_phase(uvm_phase phase);
  phase.raise_objections(this);
  my_sequence seq; // 顶层作用域中执行语句在前，变量声明在后，触发报错
  seq = my_sequence::type_id::create("seq");
  seq.start(env.agent.sequencer);
  phase.drop_objections(this);
endtask

正确写法示例：

virtual task run_phase(uvm_phase phase);
  phase.raise_objections(this);
  begin
    my_sequence seq; // 局部作用域内可中途声明变量，编译正常
    seq = my_sequence::type_id::create("seq");
    seq.start(env.agent.sequencer);
  end
  phase.drop_objections(this);
endtask

内容的提问来源于stack exchange，提问作者Justin Low