基于ATSAMD51P19A的TCC脉宽捕获精度提升咨询（需±10ns）

我们使用ATSAMD51P19A及控制应用定时器/计数器（TCC）捕获某引脚断言至另一引脚信号检测的脉宽，目前无法达到±10ns的预期分辨率。Atmel START的脉宽捕获配置框图如下：

通过延迟发生器可知，PA23引脚断言到PA22引脚上升沿的时间差为720ns±5ns，按当前配置预期应捕获720ns±10ns的脉宽，但实际结果为720ns±50ns，无法满足应用对±10ns精度的要求。已尝试多种配置仍无法将精度控制在±50ns以内，恳请提供提升分辨率的建议或反馈。

精度优化建议 #

• 优化TCC时钟源配置
  优先选择PLL输出的高频时钟（如120MHz或150MHz）作为TCC时钟源，避免使用抖动较大的内部RC振荡器。关闭时钟分频，让TCC工作在最大时钟频率下——120MHz时钟的单计数周期约8.33ns，可直接匹配±10ns的分辨率需求。

• 调整捕获模式与滤波设置
  关闭TCC输入捕获的数字滤波功能（若开启），滤波会引入额外延迟与不确定性；设置捕获触发为边沿敏感的立即捕获，避免电平触发或带防抖的捕获模式，减少触发延迟误差。

• 优化引脚路由与硬件布局

  • 将PA23和PA22引脚分配到同一TCC模块的输入通道，减少跨模块信号传输的延迟抖动；
  • PCB布局上缩短两引脚走线长度，远离电源、高频信号线等干扰源，添加接地保护层降低噪声耦合；
  • 确保引脚输入电平匹配器件VIH/VIL阈值，避免电平波动导致的误捕获。

• 校准TCC时钟与路径延迟
  使用ATSAMD51的时钟校准功能，对PLL或主时钟进行精度校准，消除时钟本身的误差；测量并补偿TCC捕获路径的固有延迟（如引脚输入缓冲、信号路由延迟），通过软件校准修正捕获结果。

• 启用双捕获差分模式
  若TCC支持，配置为双捕获模式，同时捕获起始和结束边沿的计数值并直接计算差值；或利用同一模块的两个通道进行差分捕获，抵消部分时钟抖动与路径延迟带来的误差。

内容的提问来源于stack exchange，提问作者amasmiller