Vivado综合后未生成原理图问题求助（附Verilog代码）

一、核心问题梳理 #

1. 未连接的无效端口 #

• regfile模块的clrn端口用_占位，既未连接有效复位信号，也未删除冗余端口，综合工具会触发未连接端口警告，且复位逻辑完全失效。
• input4Mux模块的in1/in2/in3端口同样用_占位，属于悬空信号，会引发综合警告，还可能导致不必要的冗余逻辑推断。

2. 组合逻辑分支未全覆盖 #

• ControlUnit的always块中，仅处理了op=0且func为0/34/37的情况，其余分支未给输出寄存器赋值，综合工具会自动推断锁存器（不可综合），产生大量警告。
• ALU的always块仅处理了aluc为0/3/4/5的情况，未覆盖所有编码，同样会推断锁存器。

3. 数组访问潜在越界 #

• InstMem模块中，a是32位地址信号，当a+4超过数组最大索引12时，会触发数组越界，综合工具会警告，仿真中还可能出现未知值。

4. 组合逻辑误用非阻塞赋值 #

• ControlUnit、ALU、shiftMux等组合逻辑模块的always块中，使用了非阻塞赋值<=，不符合组合逻辑编码规范，综合时可能引入不必要的延迟。

5. 复位信号缺失 #

• regfile模块设计了低电平复位，但实例化时未连接有效复位信号，导致复位逻辑无法工作。

二、针对性修复方案 #

1. 修复未连接端口 #

• 在CPU模块添加复位输入clrn，连接到regfile的clrn端口；若不需要复位，直接删除regfile中的clrn相关代码。
• 将input4Mux的悬空输入临时连接到固定值（如32'h0），后续扩展功能时再替换为有效信号。

2. 补全组合逻辑分支 #

给所有组合逻辑的always块添加默认赋值，避免锁存器推断：

// ControlUnit模块修复示例
module ControlUnit(
    input [5:0] op, func,
    
    output reg [3:0] aluc,
    output reg [1:0] pcsrc,
    output reg wreg,
    output reg shift
    );
    
    always @(op, func)
    begin
        // 默认赋值覆盖所有分支
        aluc = 4'b0000;
        pcsrc = 2'b00;
        wreg = 1'b0;
        shift = 1'b0;
        
        case(op)
        6'b000000:  // R-FORMAT
            case(func)
            6'b000000:  // SLL
            begin
                aluc = 4'b0011;
                wreg = 1'b1;
                shift = 1'b1;
            end
            6'b100010: // SUB
            begin
                aluc = 4'b0100;
                wreg = 1'b1;
            end
            6'b100101: // OR
            begin
                aluc = 4'b0101;
                wreg = 1'b1;
            end
            endcase
        endcase
    end
endmodule

3. 避免数组越界 #

限制InstMem的地址访问范围，比如取a的低4位作为索引（因指令内存仅12字节，地址不会超过8）：

// InstMem模块修复示例
always @*
begin
    // 限制索引范围，避免越界
    reg [3:0] addr_idx = a[3:0];
    if (addr_idx > 8) addr_idx = 8;
    
    do [31:24] = instruc[addr_idx + 1]; 
    do [23:16] = instruc[addr_idx + 2];
    do [15:8] = instruc[addr_idx + 3];
    do [7:0] = instruc[addr_idx + 4];
end

4. 修正组合逻辑赋值方式 #

将所有组合逻辑always块中的非阻塞赋值<=改为阻塞赋值=，符合综合规范。

三、修复后CPU模块核心代码 #

module CPU(
    input clk,
    input clrn  // 添加复位输入
    );
    
    wire [31:0] Mux4_PC;
    wire [31:0] PC_Adder_InstMem;
    wire [31:0] Adder_Mux4;
    wire [31:0] Instruction;
    wire [31:0] qa_Mux;
    wire [31:0] qb_ALU;
    wire [31:0] mux_ALU;
    wire [31:0] ALU_d;
    wire [1:0] pcsrc;
    wire [3:0] aluc;
    wire shift;
    wire wreg;
    wire zOut;
    
    PC PC(clk, Mux4_PC, PC_Adder_InstMem);
    InstMem InstMem(PC_Adder_InstMem, Instruction);
    PCadder PCadder(PC_Adder_InstMem, Adder_Mux4);
    ControlUnit ControlUnit(Instruction[31:26], Instruction[5:0],aluc, pcsrc, wreg, shift);
    regfile regfile(.d(ALU_d), .rna(Instruction[25:21]), .rnb(Instruction[20:16]), .wn(Instruction[15:11]), .we(wreg), .clk(clk), .clrn(clrn), .qa(qa_Mux), .qb(qb_ALU));
    shiftMux shiftMux(shift, qa_Mux, Instruction[10:6], mux_ALU);
    ALU ALU(.a(mux_ALU), .b(qb_ALU), .aluc(aluc), .r(ALU_d), .zOut(zOut));
    input4Mux input4Mux(.in0(Adder_Mux4), .in1(32'h0), .in2(32'h0), .in3(32'h0), .pcsrc(pcsrc), .out(Mux4_PC));
    
endmodule

内容的提问来源于stack exchange，提问作者Bean