VHDL时钟进程中使用all关键字的合成可行性及弊端问询

一、能否用于逻辑合成？ #

从IEEE 1076-2008 VHDL标准来看，all关键字并没有被限制仅用于组合进程。实际工具层面，你提到的Intel Quartus支持这种写法，同时Xilinx Vivado等主流合成工具也大多能正常识别并合成这类时钟进程，但要注意不同工具版本可能存在兼容性差异，建议在目标工具上提前测试验证。

二、相比显式指定时钟和复位的弊端 #

• 可读性大幅下降：显式列出i_clk和i_rst，阅读代码的人一眼就能明确这是带复位的时钟进程；用all关键字后，必须通读进程内部所有代码才能确定敏感信号，在复杂进程中会显著增加维护、debug的成本。
• 易引入意外敏感信号：如果进程内部误引用了某个组合逻辑信号，all会自动将其加入敏感列表，导致进程变成非预期的混合时序/组合进程，这类错误难以快速排查，还可能生成冗余逻辑，影响电路性能或功能。
• 工具兼容性存在风险：虽然主流工具支持，但部分老旧合成工具或小众工具对all关键字的支持不完善，处理时序进程时可能出现合成结果不符合预期的情况，限制了代码的可移植性。
• 时序分析难度提升：显式指定敏感信号的时序进程，工具可直接识别时钟和复位端口，快速完成时序约束与分析；使用all的情况下，工具需要先解析敏感列表，复杂场景下可能影响时序分析的准确性或效率。

内容的提问来源于stack exchange，提问作者jakeh12