连续数组元素过零点检测的Verilog模块实现问题

问题描述 #

我需要实现一个Verilog模块，检测寄存器数组中第n个元素为正且第n+1个元素为负的位置并标记。当前调试了一两个小时，模块始终无法按预期工作：期望数组第一个元素为正、第二个元素为负时，flag输出高电平，否则输出低电平，但比较逻辑失效。

原始代码 #

module flagFinder(
    clk, 
    array, 
    flag
    );
input clk;
input signed [10:0] array;
output reg flag;

always @ (posedge clk) begin
    if ((array[0] > 8'd0) && (array[1] < 8'd0))
        flag = 1'b1;
    else
        flag = 1'b0;
    end
end

问题分析与修正点 #

1. 数组端口定义错误
   原始代码中input signed [10:0] array;定义的是一个11位单信号，并非数组。要定义数组需明确维度：

   // 示例：2个元素的11位有符号数组，可根据实际长度调整下标范围
   input signed [10:0] array [0:1];
   

2. 位宽不匹配导致比较错误
   比较时使用的8'd0是8位无符号数，而array是11位有符号数，位宽不匹配会引发符号扩展或截断问题，应使用对应位宽的有符号常量：11'sd0

3. 时序逻辑赋值方式不规范
   时序逻辑块中建议使用非阻塞赋值<=，避免仿真与综合结果不一致的问题。

修正后的代码 #

module flagFinder(
    clk, 
    array, 
    flag
    );
input clk;
// 定义包含2个元素的11位有符号数组，可根据实际需求调整数组长度
input signed [10:0] array [0:1];
output reg flag;

always @ (posedge clk) begin
    if ((array[0] > 11'sd0) && (array[1] < 11'sd0))
        flag <= 1'b1;
    else
        flag <= 1'b0;
end
endmodule

额外说明 #

如果需要检测数组中所有相邻元素对（而非仅第0和第1个），可以通过循环生成语句或组合逻辑遍历数组；若仅需检测特定位置的相邻对，上述修正即可满足需求。同时需确保顶层模块中正确连接数组的各个元素输入。

内容的提问来源于stack exchange，提问作者mmmarlin