VSCode中$dumpfile与$dumpvars失效，提示需SystemVerilog

报错原因 #

两个核心问题：

• $dumpfile和$dumpvars是过程性系统任务，Verilog标准中不允许直接在模块（module）的顶层区域调用，必须放在initial或always等过程块内。
• iverilog默认采用Verilog-2005标准编译，而模块级直接调用系统任务是SystemVerilog的特性，因此触发兼容性报错。

解决方案 #

方案1：修正代码（推荐，兼容性更好）

将$dumpfile和$dumpvars移动到initial块内部，这是Verilog标准兼容的写法：

`timescale 1ns/1ns
`include "test.v"

module test_tb ();

reg a;
wire b;

test uut(a,b);

initial begin
    $dumpfile("test_tb.vcd");
    $dumpvars(0,test_tb);

    a=0;
    #20;

    a=1;
    #20;

    a=0;
    #20;

    $display("test complete");
end   
endmodule

修改后直接用原命令编译即可：

iverilog -o test_tb.vvp test_tb.v

方案2：启用SystemVerilog编译模式

如果不想修改代码，可在编译时添加-g2012选项（启用SystemVerilog-2012标准），让iverilog支持模块级调用系统任务：

iverilog -g2012 -o test_tb.vvp test_tb.v

验证 #

编译通过后，运行vvp文件生成VCD波形文件：

vvp test_tb.vvp

此时会生成test_tb.vcd文件，可通过GTKWave等工具打开查看波形。

内容的提问来源于stack exchange，提问作者Chomusuke