Verilog条件分支异常排查：iState未按预期归零反而变为1111的问题求助

首先，咱们来拆解你遇到的问题：你期望特定状态下iState被置0，但实际变成了1111，这主要由三个核心问题导致，咱们一个个说：

一、根本原因：代码未实现期望的特殊置0逻辑 #

你提到的两个触发置0的条件（iState=14且iSkip/iRev=0；iState=10且iSkip=1/iRev=0），在原始代码里完全没有处理！当前代码只会按照iSkip和iRev的组合执行加1/加5/减1/加9的操作，之后再做范围修正——这就导致符合你期望的场景下，代码还是会执行加1/加5，进而产生异常值。

二、次要原因：非阻塞赋值的范围修正逻辑错误 #

在CounterSkipReverse的时钟块里，你用了多个独立的if语句和非阻塞赋值(<=)。非阻塞赋值的特性是：块内所有赋值的右边值都是时钟沿到来前的旧值，更新操作要等到块结束后才执行。举个例子：

• 当iState=14、iSkip=0、iRev=0时，代码先执行oState <=14+1=15；
• 接下来的if(oState>14)判断的是旧值14，条件不成立，所以不会执行oState <=15-14=1的修正；
• 最终oState被更新为15，对应4位二进制就是1111，这就是你看到的异常。

三、隐藏问题：数据类型与位宽不匹配 #

1. CounterSkipReverse的oState定义为integer（32位），但顶层模块CompleteCounter里它是[3:0]的输出，这会导致高位被截断，15这个32位整数就变成了4位的1111；
2. StateToCountSequence的iState输入没有指定位宽，默认是1位，会把传入的状态值截断，完全无法正确映射状态（虽然这不是当前iState异常的直接原因，但必须修复）。

解决方案 #

咱们一步步修复这些问题：

1. 添加特殊置0的逻辑分支 #

在计算下一个状态时，优先判断你期望的两个置0条件，覆盖原来的加减逻辑：

修改CounterSkipReverse模块：

module CounterSkipReverse(iClk, iRst, iSkip, iRev, oState);
input iClk, iRst, iSkip, iRev;
output reg [3:0] oState; // 直接改为4位reg，匹配顶层端口
reg [3:0] next_state; // 用临时变量存储中间状态，避免非阻塞赋值的时序问题

always @ (posedge iClk) begin
    if (iRst == 1) begin
        oState <= 4'd0;
    end else begin
        // 优先处理你需要的特殊置0条件
        if( (oState == 4'd14 && iSkip == 0 && iRev == 0) || 
            (oState == 4'd10 && iSkip == 1 && iRev == 0) ) begin
            next_state = 4'd0;
        end else begin
            // 原来的状态转换逻辑
            if (iSkip == 0 & iRev == 0) 
                next_state = oState + 4'd1;
            else if (iSkip == 1 & iRev == 0) 
                next_state = oState + 4'd5;
            else if (iSkip == 0 & iRev == 1) 
                next_state = oState - 4'd1;
            else // iSkip=1 & iRev=1
                next_state = oState + 4'd9;
            
            // 基于新的中间状态做范围修正
            if (next_state < 0) 
                next_state = next_state + 4'd14;
            if (next_state > 14) 
                next_state = next_state - 4'd14;
        end
        
        // 最后更新输出状态
        oState <= next_state;
    end
end
endmodule

2. 修复所有位宽不匹配问题 #

修改StateToCountSequence模块，指定输入位宽并添加default分支避免锁存器：

module StateToCountSequence(iState, oV);
input [3:0] iState; // 明确指定4位输入，匹配状态宽度
output reg [3:0]oV;

always @ (iState) begin
    case(iState)
        4'd0: oV = 4'd3;
        4'd1: oV = 4'd2;
        4'd2: oV = 4'd4;
        4'd3: oV = 4'd9;
        4'd4: oV = 4'd9;
        4'd5: oV = 4'd0;
        4'd6: oV = 4'd7;
        4'd7: oV = 4'd1;
        4'd8: oV = 4'd1;
        4'd9: oV = 4'd5;
        4'd10: oV = 4'd1;
        4'd11: oV = 4'd7;
        4'd12: oV = 4'd0;
        4'd13: oV = 4'd8;
        4'd14: oV = 4'd9;
        default: oV = 4'd0; // 添加default分支，防止综合出不必要的锁存器
    endcase
end
endmodule

3. 验证效果 #

现在当触发你指定的两个条件时：

• 当iState=14、iSkip=0、iRev=0，代码会直接将next_state设为0，oState更新为0；
• 当iState=10、iSkip=1、iRev=0，同样直接置0；
• 其他场景下，代码会按照原来的逻辑执行，并正确做范围修正，不会再出现1111的异常值。

内容的提问来源于stack exchange，提问作者kene02