综合器能否编译时识别刻意赋值的'Z'？Verilog/VHDL技术问询

在Verilog中，我希望将一个微架构的start输入端口设为可选端口：若用户无需手动驱动该引脚，模块将使用自身内部时钟驱动它。我期望用户可将该引脚硬编码为'Z'，模块内通过如下代码片段实现逻辑：

always @(posedge clk) begin 
  if (rst == 1'b1) begin 
    ...
  end else begin 
    if (start == 1'bz) begin 
      start_2 <= internally_generated_strobe;
    end else begin 
      start_2 <= start;
    end
  end
end

实例化该模块时的端口映射如下：

my_module INST_NAME (
  .clk(clk),
  .rst(rst),
  .start(1'bz),
  ...
  );

请问该实现是否被多数综合器支持？是否会产生异常结果？同时想了解该方案在VHDL与Verilog中是否存在差异。

综合器支持情况 #

多数主流综合器（比如Synopsys Design Compiler、Xilinx Vivado、Intel Quartus）不支持这种写法。原因很直接：综合工具针对实际硬件电路设计，而硬件里没有能直接检测输入引脚是否为高阻态的标准单元。这种“判断输入是否为1'bz”的逻辑，在综合阶段大概率会报错，或是被工具直接忽略，生成完全不符合预期的电路。

是否会产生异常结果 #

仿真阶段可能能跑通并得到预期结果，但综合后问题很多：

• 最常见的是直接报错，工具会提示无法处理== 1'bz的比较逻辑；
• 部分工具可能把这个判断当成恒假，直接让start_2始终等于外部输入的start，完全跳过内部strobe的分支；
• 就算侥幸综合通过，实际硬件里悬空的输入引脚会受环境噪声影响，电平忽高忽低，逻辑彻底混乱，根本达不到“自动切换到内部驱动”的目的。

VHDL与Verilog的差异 #

两者在这个方案上的本质限制完全一致：

• VHDL里同样不能在可综合代码中直接判断输入是否为'Z'，因为硬件没有对应的检测电路；
• 语法上VHDL的判断写法是start = 'Z'，但同样不被综合工具支持；
• 不管是Verilog还是VHDL，这种“通过输入高阻来切换模式”的思路，在可综合代码里都走不通。

靠谱的替代方案 #

如果要实现可选的start端口，推荐这几种方式：

• 给模块加个配置参数（比如USE_INTERNAL_START），通过参数编译时控制是否启用内部strobe；
• 额外加一个模式选择引脚（比如start_sel），用户通过这个引脚手动选择用外部start还是内部驱动；
• 也可以给start端口设默认值（Verilog里写input wire start = 1'b0），但注意部分综合器对端口默认值的支持有限，优先选前两种方案。

内容的提问来源于stack exchange，提问作者James Strieter