ARM64架构下DMB内存屏障指令的开销究竟有多大？

问题背景 #

• ARM文档仅提及DMB内存屏障指令“非常昂贵”，未明确具体CPU周期开销，需确认是几百还是几千周期；
• 担忧极端场景：读屏障失效当前核心L1缓存、写屏障等待所有脏L1缓存行回写（例如8192个脏行写入L2，单条7周期的话总开销可达数千周期）；
• 实际场景：树莓派4（ARMv8.1-A架构）上，后台卷积FFT线程会完全脏化L1缓存，实时音频线程通过无锁队列收发数据包，考虑用原子指令替代DMB，避免音频线程执行DMB时等待脏缓存回写；
• 补充信息：使用C++20生成读写屏障，GCC编译原子操作会生成正确的ARMv8.1-A指令，内存屏障编译为DMB；互斥锁也包含内存屏障，问题同样适用。

核心解答 #

1. 树莓派4的DMB指令实际开销 #

树莓派4搭载的ARM Cortex-A72核心中，DMB指令的典型开销在几十到150个CPU周期左右，远达不到数千周期的级别。你担忧的“等待所有脏L1缓存行回写”是对DMB功能的误解：

• DMB的核心作用是保证内存访问的顺序一致性，而非强制刷新所有脏缓存行到下一级内存。它仅会等待那些影响跨核心内存可见性的未完成内存操作完成，不会触发全L1脏行的批量回写；
• 读屏障（DMB LD）仅确保当前核心之前的读操作全部完成，不会失效L1缓存；写屏障（DMB ST）仅等待当前核心之前的写操作对指定共享域（如SY域）可见，无需处理无关的脏缓存行。

2. ARMv8.1-A原子指令的替代方案 #

ARMv8.1-A引入的LSE（Large System Extensions）原子指令（如stlr/ldar、ldadd等）本身已经隐含了必要的内存屏障语义，不需要额外执行DMB指令：

• 使用C++20的std::atomic类型，并指定适配无锁队列的内存序（如std::memory_order_acq_rel），GCC会自动生成对应的LSE原子指令，完全避开显式的DMB调用；
• 对于无锁队列场景，这种方案既能保证内存可见性，又能将同步开销降到最低，完美适配实时音频线程的低延迟要求。

3. 关于互斥锁的补充 #

如果后续考虑使用std::mutex，其底层实现也会利用LSE指令或优化后的屏障逻辑，开销远低于手动调用DMB的情况，但无锁队列在实时场景下仍具备更低的延迟优势。

结论 #

• 树莓派4上DMB指令的实际开销在几十到一百多周期，不会出现数千周期的极端情况；
• 优先采用ARMv8.1-A的LSE原子指令配合C++20原子操作，可完全避开显式DMB指令，满足实时音频线程的低延迟需求；
• DMB不会触发全L1脏缓存行回写，仅保证必要的内存操作顺序一致性，无需过度担忧其带来的缓存回写开销。

内容的提问来源于stack exchange，提问作者Robin Davies