如何定义宽度各异的Verilog二维数组输入/输出端口？

在Verilog/SystemVerilog中，传统二维向量要求所有元素宽度一致，因此无法直接用[AXI_PORT_NUM-1:0][...]的语法定义不同宽度的端口。针对你的需求，以下两种方案可解决问题：

方案一：生成独立的可变宽度端口 #

通过**生成块（generate block）**循环创建每个宽度匹配参数数组的独立端口：

parameter AXI_PORT_NUM   = 5;
parameter AXI_ADDR_WIDTH [AXI_PORT_NUM-1:0] = '{32,33,32,32,33};

// 生成对应每个端口的独立地址输入
generate
  for (genvar i = 0; i < AXI_PORT_NUM; i++) begin : axaddr_gen_block
    input [AXI_ADDR_WIDTH[i]-1:0] axaddr_m[i];
  end
endgenerate

每个axaddr_m[i]的宽度严格匹配AXI_ADDR_WIDTH[i]的值，例如axaddr_m[1]为33位，其余对应位置为32位。

方案二：打包为单一大向量（可选） #

如果需要将所有地址信号合并为单个连续向量，可先计算总宽度，再通过生成块拆分出各端口信号：

parameter AXI_PORT_NUM   = 5;
parameter AXI_ADDR_WIDTH [AXI_PORT_NUM-1:0] = '{32,33,32,32,33};

// 计算总地址宽度（SystemVerilog 2019+支持sum函数）
localparam int TOTAL_ADDR_WIDTH = sum(AXI_ADDR_WIDTH);

// 定义总输入向量
input [TOTAL_ADDR_WIDTH-1:0] axaddr_m;

// 拆分出每个端口的地址信号
generate
  int addr_offset = 0;
  for (genvar i = 0; i < AXI_PORT_NUM; i++) begin : axaddr_unpack_block
    logic [AXI_ADDR_WIDTH[i]-1:0] axaddr_m_i;
    assign axaddr_m_i = axaddr_m[addr_offset + AXI_ADDR_WIDTH[i] - 1 : addr_offset];
    addr_offset += AXI_ADDR_WIDTH[i];
  end
endgenerate

若使用SystemVerilog 2012及更早版本，需手动计算总宽度：

localparam int TOTAL_ADDR_WIDTH;
initial begin
  TOTAL_ADDR_WIDTH = 0;
  for (int i = 0; i < AXI_PORT_NUM; i++) begin
    TOTAL_ADDR_WIDTH += AXI_ADDR_WIDTH[i];
  end
end

注意事项 #

• 参数数组是SystemVerilog 2012引入的特性，需确保EDA工具支持该版本或更高标准。
• 生成块的命名（如axaddr_gen_block）可根据实际需求修改，避免命名冲突。

内容的提问来源于stack exchange，提问作者Zuming Teng