如何解决VHDL中‘运算符+无匹配重载定义’编译错误？

错误根源 #

你的FB信号是单bit的STD_LOGIC类型，当前导入的std_logic_unsigned或numeric_std库都没有定义STD_LOGIC与整数1直接相加的重载运算符，因此编译器找不到匹配的+操作定义。

最简解决方案 #

因为FB只需要在0和1之间切换（对应循环x in 0 to 1），直接用逻辑取反就能实现你需要的"加1"效果，替换报错行即可：

FB <= not FB;

若坚持使用加法逻辑（不推荐，无必要） #

如果一定要用加法形式实现，需要先把STD_LOGIC转换成可运算的类型（比如unsigned），运算后再转回STD_LOGIC：

-- 将单bit信号转为1位unsigned，加1后取最低位赋值给FB
FB <= std_logic(unsigned'("" & FB) + 1)(0);

额外优化建议 #

你当前把时钟生成逻辑写在测试激励的主process中，可能导致时序混乱，建议单独用一个process生成时钟：

clk_gen: process
begin
    CLK <= not CLK;
    wait for 15 ms;
end process;

内容的提问来源于stack exchange，提问作者JustTryingToLearn