在Verilog的generate循环中递增变量时遇报错：Primitive output connection must be a scalar net

报错原因解析 #

Primitive output connection must be a scalar net.

这个报错的核心是：Verilog原语（如and门）的输出必须是单个bit的线网（scalar net），且连接关系必须在编译阶段确定。你的代码触发该错误的具体原因如下：

• 用运行时变量索引线网数组：integer p是运行时变量，而generate是编译阶段构造电路的语法，编译时p的值不会随循环迭代更新，始终为初始值0，导致所有and门的输出都绑定到qb[0]，既造成同一线网多驱动冲突，又让编译器无法确认输出是标量。
• 非法用assign给integer赋值：assign仅用于wire类型的连续赋值，integer是寄存器类型，不能用assign赋值，这本身就是语法错误。
• 全局qb数组索引逻辑混乱：通过p自增索引qb的方式，在编译时无法确定每个and门对应的qb位，导致电路连接完全错误。

修复后的代码 #

// 32位反向进位计数器（generate实现）
module backgen(q, clk, t, en);
    output [31:0] q;
    input clk, t, en;
    wire [31:0] carry; // carry[i] = q[0] & q[1] & ... & q[i]

    // 第0位T触发器
    tff t0(q[0], clk, t, en);
    assign carry[0] = q[0];

    // 第1位T触发器
    tff t1(q[1], clk, carry[0], en);
    assign carry[1] = carry[0] & q[1];

    // generate循环实现2到31位
    genvar i;
    generate
        for (i = 2; i < 32; i = i + 1) begin : counter_bit
            // 当前位的T输入是所有低位的与（carry[i-1]）
            tff t_inst(q[i], clk, carry[i-1], en);
            // 更新carry，包含当前位
            assign carry[i] = carry[i-1] & q[i];
        end
    endgenerate

endmodule

// 配套T触发器模块
module tff(q, clk, t, en);
    output reg q;
    input clk, t, en;
    always @(posedge clk) begin
        if (en) begin
            q <= q ^ t;
        end
    end
endmodule

修复说明 #

1. 改用编译时可推导的递推逻辑：用carry数组存储每一级的与结果，carry[i]直接由carry[i-1]和q[i]计算得出，索引完全由genvar循环变量i确定，编译时即可明确所有连接关系。
2. 简化反向进位逻辑：反向进位计数器的核心是第i位的T输入等于所有低位的与结果，直接用carry[i-1]作为输入，无需嵌套循环生成冗余的and门链，逻辑更清晰。
3. 补全T触发器实现：确保依赖的tff模块逻辑正确，上升沿触发且使能有效时翻转输出。

内容的提问来源于stack exchange，提问作者Nikhil teja