Zen 4核心32位浮点每周期48FLOPS？及与Intel竞品对比

一、Zen 4每周期FP32理论峰值（48FLOPS）的可行性 #

Zen 4的浮点单元包含4条FP ALU流水线+2条FP内存流水线，在理想调度条件下（操作数全在寄存器、无数据依赖、指令混合比例最优），每周期可达到48FLOPS的FP32运算峰值：

• 2条256位FMA单元：每条每周期可执行1次融合乘加操作，对应8个FP32元素的「1次乘法+1次加法」，单条贡献16FLOPS，两条合计32FLOPS。
• 2条256位专用FP ADD单元：每条每周期可执行1次纯加法操作，对应8个FP32元素的加法，单条贡献8FLOPS，两条合计16FLOPS。

两者并行执行时，总FLOPS为32+16=48，但该峰值仅为理论极限，实际场景中受指令混合比例、数据依赖、寄存器压力等影响，很难持续达到。

二、与Intel 11/12/13代的FP32性能对比 #

• Intel 11代（Tiger Lake）：支持AVX-512，P-core每周期可执行2条512位FMA指令，FP32理论峰值为64FLOPS/周期；若限制在AVX2模式，纯FMA性能与Zen4持平（32FLOPS），混合ADD时可达到48FLOPS。
• Intel 12/13代（Alder/Raptor Lake）：
  • P-core：AVX2模式下，每周期可发射2条256位FMA+2条256位ADD，理论峰值48FLOPS，与Zen4持平；启用AVX-512后峰值提升至64FLOPS，但会触发降频。
  • E-core：仅支持AVX2，每周期1条256位FMA+1条ADD，理论峰值24FLOPS。
• 工作站Xeon（如Ice Lake-SP）：配备2个512位FMA单元但无专用ADD单元，加法需占用FMA端口，混合乘加场景下吞吐量弱于Zen4；纯FMA场景则因512位向量宽度具备优势。

三、不同乘加比CPU的FLOPS对比是否公平？ #

完全不公平，因为不同负载的乘、加操作比例差异极大：

• 对于矩阵乘法这类乘加比1:1的密集FMA负载，Intel的大宽度FMA单元（如AVX-512）能发挥更高峰值，优势明显。
• 对于链式乘加（如d += a * b + c;）或需大量纯加法的负载，Zen4的专用ADD单元可让FMA与ADD并行执行，总吞吐量更优。

四、Zen4执行矩阵乘法的有效FLOPS #

矩阵乘法的核心操作是纯FMA计算（C += A*B），几乎无独立加法需求。此时Zen4每周期可稳定发射2条256位FMA指令，对应32FLOPS/周期的有效峰值。实际运行中，受缓存命中率、数据对齐、指令调度延迟等影响，有效FLOPS会略低于该值，但能接近32FLOPS/周期。

内容的提问来源于stack exchange，提问作者huseyin tugrul buyukisik