ARM MPCore内存访问乱序执行者及屏障指令作用问询

我对ARM Cortex A57和A78 TRM的现有理解：微操作可以乱序下发至多个执行流水线中的一个，这是针对独立指令的指令重排。
内存访问重排指系统中的观察者和从设备观察到的内存访问顺序与程序顺序不同，可能存在两种情况：

1. CPU对内存访问微操作进行重排后下发至加载/存储流水线，Interconnect(ACE/CHI)未做重排；
2. CPU按程序顺序下发微操作，但Interconnect(ACE/CHI)进行了重排。

我的上述理解是否正确？若正确，屏障指令是通过停止后续指令下发来暂停CPU流水线，还是由Interconnect限制CPU主接口直至收到屏障指令响应？

前提背景 #

• 包含DMA引擎、iGPU等其他ACE主设备的多集群ARM SoC；
• 涉及内共享及外共享内存（如不同CPU集群线程访问的内存）；
• 涉及可缓存及不可缓存普通内存，旨在理解乱序流水线架构（如ARM Cortex A78）中CPU流水线顺序与其他观察者内存访问观察的关联。

你的核心理解是正确的，具体拆解说明：

1. 指令级乱序执行：Cortex A57/A78这类乱序执行CPU确实会将无依赖关系的指令对应的微操作，乱序分发到不同执行流水线中执行，这是CPU内核内部的指令重排逻辑，核心目的是最大化流水线利用率，提升执行效率。
2. 内存访问重排的两种场景均成立：
   • 场景1：CPU内核的Load/Store单元会对无数据依赖的内存访问微操作做重排（例如将独立的Load操作提前于Store执行，只要不违反ARM内存一致性模型的约束），之后再下发到内存子系统。此时如果Interconnect未做额外重排，外部观察者看到的就是CPU重排后的内存访问顺序。
   • 场景2：即使CPU按程序顺序下发内存访问请求，ACE/CHI这类互连架构为了优化带宽和延迟，会对来自不同主设备或同一主设备的无冲突请求做重排（比如优先处理响应更快的内存访问请求），最终导致外部观察者看到的内存访问顺序和程序顺序不一致。

关于屏障指令的工作机制，它是CPU内核与Interconnect协同作用的结果，并非单一的流水线暂停或接口限制：

• CPU内核层面：
  • 对于DSB这类强屏障指令，CPU会暂停后续指令的分发与执行，直到所有之前的内存访问操作（包括缓存维护、内存请求提交等）都完成对应的可见性或执行要求；
  • 对于DMB这类内存屏障，不会完全暂停流水线，仅确保屏障之前的内存操作在后续操作之前，对指定范围的观察者可见；
  • ISB则主要刷新指令流水线，确保后续执行的是最新的指令内容。
• Interconnect层面：
  屏障指令会向Interconnect发送同步控制信号，Interconnect会确保在屏障完成前，所有来自该CPU的未完成内存请求都已处理完毕，且不会重排屏障之前和之后的内存访问请求。如果涉及全局共享内存，Interconnect还会等待其他主设备的同步响应，满足屏障的一致性要求后，才会向CPU返回完成信号，CPU此时才会恢复后续指令的执行。

简单总结：屏障指令通过内核管控自身指令流、Interconnect管控全局内存访问顺序的协同方式，确保内存操作的一致性符合预期。

内容的提问来源于stack exchange，提问作者Shaibal