如何编写SystemVerilog约束实现数组随机化：满足和为17、含4倍数且尺寸可变

核心思路 #

无需使用辅助数组ind_arr，直接利用SystemVerilog内置约束语法实现需求，同时通过限制数组尺寸的合理范围避免性能警告。

优化代码 #

class c;
  rand bit[7:0] arr[];

  // 约束1：数组元素总和为17；限制尺寸在合理范围（因总和固定17，最大尺寸设为18，避免超大数组）
  constraint c_sum_size {
    arr.sum() == 17;
    arr.size() inside {[1:18]};
  }

  // 约束2：数组至少包含一个4的倍数元素（0也是4的倍数）
  constraint c_has_multiple_of_4 {
    arr.or() with (item % 4 == 0);
  }
endclass

module m1;
  c obj;
  initial begin
    obj = new();
    repeat(5) begin
      if (obj.randomize()) begin
        $display("数组尺寸：%0d，元素：%p", obj.arr.size(), obj.arr);
      end else begin
        $display("随机化失败");
      end
    end
  end
endmodule

关键说明 #

1. 数组尺寸约束：
   由于数组元素为非负整数（bit[7:0]范围0-255），总和固定为17，数组的最大合理尺寸为18（例如17个1加1个0，或1个17加17个0）。限制arr.size()在[1:18]范围内，彻底避免了随机器生成超大数组导致的性能警告。如果需要更大的尺寸范围，可根据需求调整上限（比如[1:100]），但不建议设为无限制，否则会出现性能问题。

2. 4的倍数元素约束：
   使用arr.or() with (item %4 ==0)是SystemVerilog的内置约束语法，直接检查数组中是否存在至少一个满足item%4==0的元素，替代了原方案中辅助数组的复杂逻辑，代码更简洁高效。

3. 性能优化：
   移除辅助数组ind_arr后，减少了随机器需要处理的变量数量，避免了因辅助数组尺寸过大导致的性能损耗，同时约束逻辑更直观，降低了调试难度。

内容的提问来源于stack exchange，提问作者Grace90