Verilog非阻塞赋值与if语句的FPGA合成及赋值逻辑疑问

首先明确Verilog非阻塞赋值（<=）的核心规则：所有非阻塞赋值的右侧表达式，都会在当前时钟沿统一采样计算，赋值动作则延迟到时钟沿结束后执行，且所有赋值操作是并行完成的，互不干扰。

针对你给出的代码块，当bit_count当前值为7时：

• data_reg[bit_count] <= rx 中，索引bit_count用的是当前时钟沿采样到的7，所以会把rx的值赋给data_reg[7]；
• 后面的bit_count <= bit_count + 1和if (bit_count ==7)里的bit_count <=0，因为if条件成立，最终bit_count的新值会被设为0，但这个新值要等到下一个时钟沿才会生效，完全不会影响当前时钟沿里data_reg的索引计算。

结论：当bit_count等于7时，是data_reg[7]被赋值为rx，bit_count的更新不会干扰当前时钟沿的赋值操作。

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