C++函数调用语法求助:是否支持类似Verilog的显式参数关联?
C++中类似Verilog命名端口的参数传递方式
先看你给出的Verilog示例:
Verilog模块定义与调用
定义first模块
module first(input a, input b, output c) assign c= a&b; endmodule
在second模块中调用
通过命名端口的方式,能清晰对应每个信号的关联关系,完全不用依赖参数顺序:
module second(input d, input e, output f) first instance_name (.a(d), .b(e), .c(f)); endmodule
针对你问的C++是否有类似实现——当然有,下面几种方法都能避免参数顺序错误、传错变量的问题:
1. 结构体封装参数(最接近Verilog的方式)
把函数需要的所有参数打包成一个结构体,调用时直接给结构体成员按名赋值,顺序随便换都不影响:
#include <iostream> // 定义参数结构体 struct AndArgs { bool a; bool b; }; // 接收结构体参数的函数 bool and_op(const AndArgs& args) { return args.a && args.b; } int main() { // 调用时明确指定每个参数的名称,顺序无关 bool result = and_op({.b = true, .a = false}); std::cout << result << std::endl; // 输出0 return 0; }
这种方式和Verilog命名端口的逻辑完全一致,参数对应关系一目了然,对C++11及以上版本都兼容。
2. C++20+的具名参数实现
C++20没有原生的关键字参数语法,但可以借助聚合初始化的特性强化结构体参数的可读性,就是上面例子里用到的具名成员赋值。如果需要更接近“原生关键字参数”的体验,也可以用第三方库(比如Boost.Parameter)实现,但不依赖第三方的话,结构体的方式已经足够解决问题。
3. 链式调用模拟命名参数
写一个辅助类,通过成员函数的链式调用来设置每个参数,最后执行核心逻辑:
#include <iostream> class AndCalculator { public: AndCalculator& set_a(bool val) { a_ = val; return *this; } AndCalculator& set_b(bool val) { b_ = val; return *this; } bool calculate() { return a_ && b_; } private: bool a_ = false; bool b_ = false; }; int main() { // 链式调用,明确每个参数的设置 bool result = AndCalculator{}.set_b(true).set_a(false).calculate(); std::cout << result << std::endl; // 输出0 return 0; }
这种方式可读性也很强,适合参数较多、需要灵活配置的场景。
内容的提问来源于stack exchange,提问作者Tah_Ra
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