基于俄罗斯农民乘法的8位VHDL乘法器在Xilinx ISE中异常求助

我正在使用Xilinx ISE编译并仿真VHDL代码，尝试通过俄罗斯农民乘法算法实现两个8位数字的乘法。代码语法检查通过，但无法查看RTL原理图，在ISim中仿真时提示“模拟器已意外终止，请查看isim.log日志了解详情”，调试半天仍未解决。

当前实现代码如下：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity multiplier is
    port (
        multiplier : in STD_LOGIC_VECTOR(7 downto 0);
        multiplicand : in STD_LOGIC_VECTOR(7 downto 0);
        y : out STD_LOGIC_VECTOR(15 downto 0)
    );
end multiplier;

architecture Behavioral of multiplier is
begin
    process (multiplier, multiplicand)
        variable a : unsigned(7 downto 0) := unsigned(multiplier);
        variable b : unsigned(15 downto 0) := "00000000" & unsigned(multiplicand);
       variable c : unsigned(15 downto 0) := (others => '0');
    begin
        while a /= "00000001" loop
            a := a srl 1;
            b := b sll 1;
            if a(0) = '1' then
                c := c + b;
            end if;
        end loop;
        y <= STD_LOGIC_VECTOR(c);
    end process;
end Behavioral;

问题分析 #

• 无限循环风险：当输入multiplier为0时，变量a初始化为0，循环条件a /= "00000001"永远成立，进程会陷入死循环，直接导致仿真崩溃，同时综合工具无法处理这种不确定终止条件的循环，因此无法生成RTL原理图。
• 算法逻辑错误：俄罗斯农民乘法的正确逻辑是循环到a为0时终止，而代码中循环条件设为a /= "00000001"，会提前终止计算，导致结果错误。
• 变量初始化问题：进程中变量的初始化仅在进程首次启动时执行，当输入变化触发进程重新执行时，变量不会重新初始化，会沿用之前的旧值，导致计算错误。

修正后的代码 #

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity multiplier is
    port (
        multiplier : in STD_LOGIC_VECTOR(7 downto 0);
        multiplicand : in STD_LOGIC_VECTOR(7 downto 0);
        y : out STD_LOGIC_VECTOR(15 downto 0)
    );
end multiplier;

architecture Behavioral of multiplier is
begin
    process (multiplier, multiplicand)
        variable a : unsigned(7 downto 0);
        variable b : unsigned(15 downto 0);
        variable c : unsigned(15 downto 0);
    begin
        -- 每次进程触发时重新初始化变量
        a := unsigned(multiplier);
        b := resize(unsigned(multiplicand), 16); -- 更规范的位宽扩展方式
        c := (others => '0');
        
        -- 用固定次数的for循环替代while循环，确保可综合
        for i in 0 to 7 loop
            if a(0) = '1' then
                c := c + b;
            end if;
            a := a srl 1;
            b := b sll 1;
        end loop;
        
        y <= STD_LOGIC_VECTOR(c);
    end process;
end Behavioral;

修正说明 #

1. 改用固定次数的for循环：因为输入是8位数据，最多循环8次，这种结构符合硬件可综合要求，避免了无限循环风险。
2. 修正算法逻辑：每次循环先检查a的最低位，再执行移位操作，严格遵循俄罗斯农民乘法的步骤，确保计算结果正确。
3. 变量初始化调整：将变量初始化移至进程内部，每次输入变化时都重新初始化a、b、c，保证计算基于最新输入。
4. 使用resize函数扩展位宽：替代手动拼接的方式，代码更规范且易于维护。

验证步骤 #

1. 重新编译修正后的代码，此时可以正常生成RTL原理图。
2. 在ISim中进行仿真，测试包括0在内的多种输入场景，验证乘法结果的正确性，模拟器不会再出现意外终止的情况。

内容的提问来源于stack exchange，提问作者Amirreza A.