VHDL实现俄罗斯农民乘法始终输出零的问题排查

我正在用VHDL实现俄罗斯农民乘法算法，编写了如下代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity russian_peasant is
  port (
    multiplicand : in std_logic_vector(7 downto 0);
    multiplier : in std_logic_vector(7 downto 0);
    product : out std_logic_vector(15 downto 0)
  );
end entity;

architecture behavioral of russian_peasant is
begin
  process(multiplicand, multiplier)
    variable m : unsigned(7 downto 0) := unsigned(multiplicand);
    variable n : unsigned(7 downto 0) := unsigned(multiplier);
    variable p : unsigned(15 downto 0) := (others => '0');
  begin
    for i in 0 to 7 loop
      if m(i) = '1' then
        p := p + (n * 2**i);
      end if;
    end loop;
    product <= std_logic_vector(p);
  end process;
end architecture;

代码编译正常，但仿真时结果始终为零，请问这是什么原因？

核心原因：变量初始化方式错误 #

你在进程内定义变量时使用了:=进行初始化，这属于静态初始化——只会在仿真的0时刻执行一次赋值，之后即使multiplicand或multiplier输入发生变化，变量m、n也不会重新读取新的输入值，累加器p也不会重置为0，最终导致计算结果始终为初始的0值。

修正后的代码 #

把变量的赋值逻辑移到进程的begin之后，确保每次进程触发（输入信号变化）时，都重新读取输入并重置累加器：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity russian_peasant is
  port (
    multiplicand : in std_logic_vector(7 downto 0);
    multiplier : in std_logic_vector(7 downto 0);
    product : out std_logic_vector(15 downto 0)
  );
end entity;

architecture behavioral of russian_peasant is
begin
  process(multiplicand, multiplier)
    variable m : unsigned(7 downto 0);
    variable n : unsigned(7 downto 0);
    variable p : unsigned(15 downto 0);
  begin
    -- 每次输入变化时重新初始化变量
    m := unsigned(multiplicand);
    n := unsigned(multiplier);
    p := (others => '0');
    
    for i in 0 to 7 loop
      if m(i) = '1' then
        p := p + shift_left(n, i); -- 用移位操作替代乘法，更高效
      end if;
    end loop;
    product <= std_logic_vector(p);
  end process;
end architecture;

优化建议 #

• 使用shift_left(n, i)替代n * 2**i：这是VHDL标准库提供的移位操作，综合工具能更好地优化，运行效率更高。
• 始终确保进程内的变量在每次触发时都被显式赋值，避免依赖静态初始化的残留值。

内容的提问来源于stack exchange，提问作者Amirreza A.