如何通过C/C++程序判断底层ISA为x86还是ARM？（面试题）

核心思路：利用内存模型差异 #

字节序只能区分大小端，无法定位ISA；而ARM（弱有序内存模型）和x86（TSO总存储顺序模型）的硬件内存重排规则差异是可靠的区分点——x86禁止Store-Store重排，ARM默认允许Store-Store重排，可以通过多线程测试验证这一差异。

测试代码 #

#include <iostream>
#include <thread>
#include <cassert>

// volatile确保编译器不优化变量读写，保留内存操作的程序顺序
volatile int a = 0;
volatile int b = 0;

void thread1() {
    a = 1;
    b = 1;
}

void thread2() {
    while (b == 0); // 等待b被写入
    assert(a == 1); // 如果触发断言，说明Store-Store被重排
}

int main() {
    // 多次运行提高触发概率（ARM下重排不是必然发生）
    for (int i = 0; i < 10000; ++i) {
        a = 0;
        b = 0;
        std::thread t1(thread1);
        std::thread t2(thread2);
        t1.join();
        t2.join();
        if (i % 1000 == 0) {
            std::cout << "Run " << i << " completed\n";
        }
    }
    std::cout << "All tests passed\n";
    return 0;
}

原理说明 #

• x86 TSO模型：硬件保证所有Store操作按程序顺序全局可见，a=1的写操作一定会先于b=1被线程2观测到，因此断言永远不会触发。
• ARM弱有序模型：硬件允许将两个Store操作重排执行，线程2可能先看到b=1，但此时a=1的写还未同步到线程2的内存视图，导致断言失败。

注意事项 #

1. 必须使用volatile修饰变量，避免编译器优化掉内存操作的顺序。
2. 需要多次循环测试，因为ARM的内存重排是概率性的，单次运行可能不会触发。
3. 编译时不要使用过度激进的优化（如-O3可能影响线程调度），建议用-O0或-O1编译。

替代思路（可靠性较低） #

部分旧版ARM架构不支持非对齐内存访问，而x86原生支持。可以尝试读取非对齐的整数：

#include <cstdint>
#include <iostream>

int main() {
    char buf[] = {0x11, 0x22, 0x33, 0x44};
    uint32_t* ptr = reinterpret_cast<uint32_t*>(buf + 1); // 非对齐指针
    uint32_t val = *ptr; // ARM旧架构会触发异常，x86正常执行
    std::cout << val << "\n";
    return 0;
}

但该方法仅适用于未开启非对齐支持的ARM设备，现代ARM处理器多数已支持非对齐访问，因此通用性不如内存重排测试。

内容的提问来源于stack exchange，提问作者user3219492