IOBUF输出端出现Multiple Driver Nets错误的技术问询

多驱动错误原因 #

你遇到的DRC MDRV-1错误，核心原因是直接将IOBUF的O引脚绑定到模块输出端口o_MISO。Vivado综合时，会默认对顶层输出端口做时序优化（比如插入寄存器），这就导致o_MISO同时被IOBUF的IBUF输出和新增的寄存器输出驱动，触发多驱动冲突。

此外，你的进程逻辑存在潜在问题：i_CS下降沿和i_SCLK下降沿同时发生时，会对s_N_enable_output和s_CLK_count进行多次赋值，可能引发逻辑行为异常。

修复方案 #

1. 新增内部信号中转IOBUF输出 #

在架构内部定义一个中间信号，将IOBUF的O引脚连接到该信号，再由该信号驱动o_MISO端口，避免直接绑定引发的综合冲突。

2. 重构进程逻辑 #

使用if-elsif结构替代独立的if语句，确保同一敏感事件下仅执行一组赋值操作，消除逻辑歧义。

修改后的完整代码 #

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

Library UNISIM;
use UNISIM.vcomponents.all;

entity SPI_3wire_adapter_AD9637 is
    port (
        o_count : out std_logic_vector(4 downto 0);
        o_enable : out std_logic;
    
        i_SCLK :    in STD_LOGIC;           --PS side clock on which the module operates syncronously
        i_MOSI :    in STD_LOGIC;           --MOSI PS side (input)
        o_MISO :    out STD_LOGIC;          --MISO PS side (output)
        i_CS :      in STD_LOGIC;           --CS PS side (input)
    
        o_SCLK :    out STD_LOGIC;          --SPI clock (output)
        o_CS :      out STD_LOGIC;          --SPI CS (output)
        io_SDIO :   inout STD_LOGIC         --SPI SDIO - shared MOSI/MISO for 3-wire SPI (output/input)
    );
end SPI_3wire_adapter_AD9637;

architecture behavioral of SPI_3wire_adapter_AD9637 is

    signal s_CLK_count: integer range 0 to 23 := 0;
    signal s_N_enable_output : STD_LOGIC := '0';
    signal s_MISO : STD_LOGIC; -- 新增内部中转信号

begin

IOBUF_inst : IOBUF
generic map (
   DRIVE => 12,
   IOSTANDARD => "DEFAULT",
   SLEW => "SLOW")
port map (
   O => s_MISO,             -- 连接到内部信号而非直接连输出端口
   IO => io_SDIO,
   I => i_MOSI,
   T => s_N_enable_output
);

-- 内部信号驱动输出端口
o_MISO <= s_MISO;

o_CS <= i_CS;
o_SCLK <= i_SCLK;

o_count <= std_logic_vector(to_unsigned(s_CLK_count, 5));
o_enable <= s_N_enable_output;

    process(i_SCLK, i_CS)
    begin
        -- 优先处理CS下降沿（片选拉低，初始化）
        if falling_edge(i_CS) then
            s_CLK_count <= 0;
            s_N_enable_output <= '0'; -- 设置IOBUF为输出模式
        -- 其次处理SCLK下降沿
        elsif falling_edge(i_SCLK) then
            if i_CS = '1' then
                -- 片选拉高时，切换到输入模式并重置计数
                s_N_enable_output <= '1';
                s_CLK_count <= 0;
            else
                -- 片选拉低时，计数时钟边沿并切换模式
                if s_CLK_count = 16 then
                    s_N_enable_output <= '1'; -- 第16个边沿后切换为输入模式
                end if;
                s_CLK_count <= s_CLK_count + 1;
            end if;
        end if;
    end process;

end behavioral;

关键改动说明 #

• 新增s_MISO内部信号，隔离IOBUF输出与模块输出端口，消除多驱动冲突
• 进程改用if-elsif结构，明确事件优先级，避免同一时钟边沿下的多重赋值
• 优化CS拉高时的逻辑，同步重置计数，确保下次片选拉低时计数从0开始

内容的提问来源于stack exchange，提问作者DaRaRa