SystemVerilog中for循环内位运算及模3验证报错解决

错误原因 #

SystemVerilog中静态部分选择（如indata[0:j]）要求索引范围的上下边界必须是编译时常量，而循环变量j是运行时动态变量，因此VCS会报非法范围的错误。

修复方法 #

推荐用逐位迭代计算余数的方式生成参考数据，这既符合mod3电路的实际工作逻辑（通过跟踪余数状态判断整除性），又能避免语法错误：

logic [0:29] indata;
logic [0:29] outdata;
logic [0:29] refdata;
int current_remainder;

initial begin
    // 初始化余数
    current_remainder = 0;
    // 逐位计算参考输出
    for (int j = 0; j <= 29; j++) begin
        // 更新余数：当前余数左移1位（等价于乘2） + 当前输入位，再取模3
        current_remainder = (current_remainder * 2 + indata[j]) % 3;
        // 余数为0时表示当前序列可被3整除
        refdata[j] = (current_remainder == 0) ? 1'b1 : 1'b0;
    end
end

补充说明 #

如果一定要通过截取子序列计算，可利用SystemVerilog的流操作将动态范围的位拼接为完整数值，但需注意位宽溢出问题（当j较大时，子序列数值可能超出整数存储范围），示例如下：

initial begin
    for (int j = 0; j <= 29; j++) begin
        // 将indata[0:j]转换为无符号数
        bit [29:0] sub_seq = {>>{indata[0:j]}};
        refdata[j] = (sub_seq % 3 == 0) ? 1'b1 : 1'b0;
    end
end

优先选择第一种方法，它不仅语法合法，还能精准模拟mod3电路的状态转移逻辑，减少不必要的计算开销。

内容的提问来源于stack exchange，提问作者benjstark