C语言Makefile如何避免文件名的重复提及？

你之前的简化写法问题出在$(files): $(files:.o=.c)这条规则——它把所有.o文件的依赖都设成了全部.c文件，所以只要有一个C文件更新，所有目标都会触发重新编译，完全浪费了Make的增量编译能力。

下面是既能消除文件名重复，又完美保留原增量编译功能的写法：

# 定义所有C源文件，新增/修改文件只需要改这里
SRCS := file1.c file2.c file3.c file4.c
# 自动生成对应的目标文件列表
OBJS := $(SRCS:.c=.o)
# 可执行文件名称
OUTPUT := outputname

# 链接生成可执行文件
$(OUTPUT): $(OBJS)
	gcc -o $@ $^

# 模式规则：每个.o文件只依赖对应的.c文件，仅当对应C文件更新时才编译
%.o: %.c
	gcc -c $< -o $@

# 清理规则，加上.PHONY标记避免与同名文件冲突
.PHONY: clean
clean:
	rm -f $(OUTPUT) $(OBJS)

关键说明： #

• $(SRCS:.c=.o)是Make的字符串替换功能，自动把所有.c后缀换成.o，不用手动写每个目标文件。
• %.o: %.c是模式规则，会为每个.o文件单独匹配对应的.c依赖，比如file1.o只依赖file1.c，完全复刻了你最初写法里的每个单独规则。
• 自动变量$@代表当前目标（链接时是outputname，编译时是对应.o文件），$^代表所有依赖文件（链接时的全部.o），$<代表第一个依赖文件（编译时的对应.c），彻底避免了硬编码文件名。
• .PHONY: clean用来标记clean是伪目标，防止目录下如果存在同名文件时，Make不会执行清理命令。

这样修改后，你只需要在SRCS里新增/删除C文件名，其他部分完全不用动，同时每个C文件的修改只会触发对应.o的重新编译，完全保留了最初写法的增量编译优势。

内容的提问来源于stack exchange，提问作者C-J-B