Verilog中如何将输出分配至两个子模块并解决多驱动错误？

你遇到的多驱动错误，本质是同一个信号被两个子模块同时赋值，Verilog不允许线网或寄存器有多个驱动源（除非是三态线网且驱动互斥）。以下是几种直接可行的修复方案：

方案1：用多路选择器（MUX）切换子模块输出 #

如果两个子模块是分时工作的（比如通过一个控制信号决定当前启用哪个子模块），用MUX选择对应子模块的输出即可，这是最常见的解决方式。

示例代码：

module logical_function_check(
    input  wire        select,       // 控制信号：0选双输入检查器，1选三输入检查器
    // 这里添加你的其他输入端口
    output reg         pass1, pass2, pass, fail
);

// 先定义子模块的临时输出信号，避免直接驱动顶层输出
wire t_pass1, t_pass2, t_pass, t_fail;
wire th_pass1, th_pass2, th_pass, th_fail;

// 例化双输入检查器
two_input_checker t_checker(
    .pass1(t_pass1),
    .pass2(t_pass2),
    .pass(t_pass),
    .fail(t_fail),
    // 连接子模块的其他输入端口
);

// 例化三输入检查器
three_input_checker th_checker(
    .pass1(th_pass1),
    .pass2(th_pass2),
    .pass(th_pass),
    .fail(th_fail),
    // 连接子模块的其他输入端口
);

// 用组合逻辑MUX选择输出
always @(*) begin
    if(select) begin
        pass1 = th_pass1;
        pass2 = th_pass2;
        pass  = th_pass;
        fail  = th_fail;
    end else begin
        pass1 = t_pass1;
        pass2 = t_pass2;
        pass  = t_pass;
        fail  = t_fail;
    end
end

endmodule

方案2：三态线网+互斥驱动 #

如果两个子模块的工作状态是互斥的（同一时间只有一个子模块输出有效，另一个输出高阻态z），可以用线网的线与/线或逻辑合并输出。

注意：需要修改子模块，添加使能端口，使能无效时输出高阻。

示例代码：

module logical_function_check(
    input  wire        t_enable,     // 双输入检查器使能
    input  wire        th_enable,    // 三输入检查器使能
    // 这里添加你的其他输入端口
    output wire        pass1, pass2, pass, fail
);

// 例化带使能的子模块
two_input_checker t_checker(
    .enable(t_enable),
    .pass1(pass1_temp),
    .pass2(pass2_temp),
    .pass(pass_temp),
    .fail(fail_temp),
    // 连接子模块的其他输入端口
);

three_input_checker th_checker(
    .enable(th_enable),
    .pass1(pass1_temp2),
    .pass2(pass2_temp2),
    .pass(pass_temp2),
    .fail(fail_temp2),
    // 连接子模块的其他输入端口
);

// 线或合并（假设有效输出为1，无效时子模块输出z）
assign pass1 = pass1_temp | pass1_temp2;
assign pass2 = pass2_temp | pass2_temp2;
assign pass  = pass_temp | pass_temp2;
assign fail  = fail_temp | fail_temp2;

// 必须保证t_enable和th_enable不同时为1，否则会出现冲突
endmodule

方案3：单独输出两个子模块的结果 #

如果需要保留两个子模块的原始输出，不做合并，可以直接在顶层模块中分别引出两个子模块的输出，让上层逻辑去处理判断。

示例代码：

module logical_function_check(
    // 这里添加你的其他输入端口
    // 双输入检查器的输出
    output wire        t_pass1, t_pass2, t_pass, t_fail,
    // 三输入检查器的输出
    output wire        th_pass1, th_pass2, th_pass, th_fail
);

// 直接例化两个子模块，各自输出独立信号
two_input_checker t_checker(
    .pass1(t_pass1),
    .pass2(t_pass2),
    .pass(t_pass),
    .fail(t_fail),
    // 连接子模块的其他输入端口
);

three_input_checker th_checker(
    .pass1(th_pass1),
    .pass2(th_pass2),
    .pass(th_pass),
    .fail(th_fail),
    // 连接子模块的其他输入端口
);

endmodule

方案选择建议 #

• 若两个子模块是分时复用场景，优先选方案1，逻辑清晰且易维护；
• 若子模块支持三态输出且工作互斥，可选用方案2；
• 若需要保留两个子模块的原始结果，让上层做决策，选方案3。

内容的提问来源于stack exchange，提问作者Asela Hemantha