Verilog中Unable to bind parameter错误求助：模块参数绑定失败

模块的parameter是编译阶段就必须确定的常量，但你定义的weights是reg类型的硬件存储变量，它的值要等到仿真运行阶段才会通过$readmemh加载。编译generate块实例化pe模块时，weights[i]还没有具体值，工具没法把一个不确定的值绑定到参数上，所以报了这个错误。

根据你的工具支持情况，有两种可行的处理方式：

方式一：用SystemVerilog常量数组（推荐，主流工具都支持） #

把weights改成localparam类型的数组，利用SystemVerilog的特性让数据在编译阶段就加载完成：

localparam int array_total = array_size * array_size;
localparam [data_size-1:0] weights[array_total];

initial begin
    $readmemh(array_weights, weights);
end

genvar i;
generate
    for (i = 0; i < array_total; i = i + 1) begin : pe_cells
        pe #(
            .weight(weights[i]), 
            .data_size(data_size)
        ) pe_cells_i (
            .clk(clk)
        );
    end
endgenerate

这种写法不需要额外处理权重文件，直接用$readmemh加载到常量数组里，编译阶段就能拿到每个weights[i]的值去绑定参数。

方式二：纯Verilog兼容方案（老工具适用） #

如果只能用纯Verilog，得把权重数据转成编译时可见的常量定义：

1. 把array_weights文件里的内容转换成Verilog参数数组，存成头文件（比如weights_params.vh）：

// weights_params.vh
`define WEIGHTS {8'h12, 8'h34, 8'h56, ...} // 按顺序把所有权重值列出来，数量要和array_size*array_size一致

2. 在主模块里引入这个头文件，然后拆分参数数组：

`include "weights_params.vh"

genvar i;
generate
    for (i = 0; i < array_size*array_size; i = i + 1) begin : pe_cells
        pe #(
            .weight(`WEIGHTS[i]), 
            .data_size(data_size)
        ) pe_cells_i (
            .clk(clk)
        );
    end
endgenerate

模块参数只能用编译时常量赋值，绝对不能用运行时才会有值的reg或wire类型变量。现在主流的EDA工具（比如Vivado、ModelSim）都支持SystemVerilog，优先用第一种方式更省心。

内容的提问来源于stack exchange，提问作者Vladouch