实数存在额外小数位导致Verilog循环结果异常问题求助

核心原因：浮点数精度误差 #

你遇到的问题根源在于IEEE 754双精度浮点数（SystemVerilog的real类型基于此）的精度限制。十进制的1.52e-6无法被二进制浮点数精确表示，存储时会变成近似值1.5200000000000001e-6——这是浮点数的固有特性，不是你的操作错误。

循环失控的原因 #

你的while循环依赖mod(delay, 10) != 0的精确判断，但这个微小的误差会在每次delay *= 10时被放大：

• 初始误差在1e-22量级，每次乘10后误差同步放大10倍
• 当delay被放大到整数范围时，误差会让它始终无法成为10的精确倍数，导致循环永远无法终止，最终delay被乘到极大值1.52e17

修正方案 #

方案1：引入误差容忍判断 #

不要用精确相等判断，改用误差容忍的方式，判断mod(delay,10)的绝对值是否小于一个极小的阈值（比如1e-9），忽略浮点数的微小误差：

real delay = 1.52e-6;

function real mod (real a, real b);
    mod = a - b*$floor(a/b);
endfunction

initial begin
    // 用误差容忍代替精确相等
    while (abs(mod(delay, 10)) > 1e-9) begin
        delay = delay*10;
    end
    $display("最终delay值: %0f", delay); // 输出1520.000000
end

方案2：转整数处理（更可靠） #

直接将浮点数转换为整数范围处理，从根源上规避浮点数误差：

real delay = 1.52e-6;
int int_delay;

initial begin
    // 先将delay放大到整数范围（根据需求调整放大倍数）
    int_delay = delay * 1e9; // 1.52e-6 *1e9 = 1520，刚好是整数
    // 循环直到整数是10的倍数
    while (int_delay % 10 != 0) begin
        int_delay *=10;
    end
    delay = int_delay;
    $display("最终delay值: %0f", delay); // 输出1520.000000
end

内容的提问来源于stack exchange，提问作者akhmathew