64位复数乘法器SystemVerilog仿真异常与覆盖率低问题排查

一、功能错误排查（断言失败 + Scoreboard不匹配） #

1. 定位断言失败的具体场景 #

• 直接扒仿真日志里的断言触发点，分清是时序类断言（比如握手信号、流水线valid信号异常）还是功能类断言（比如计算结果、中间值不符合预期）。
• 时序断言问题：检查流水线各级的valid/ready信号是否符合握手规则——比如有没有出现valid拉高但前一级未ready导致数据丢包，或者流水线空转时valid错误置位的情况。
• 功能断言问题：把断言里的预期值和实际值打出来对比，比如某一级流水线的中间乘积是否和手动计算的一致，锁定错误发生的流水线阶段。

2. 隔离DUT与验证环境的问题 #

• 暂停随机测试，改用定向测试用例：输入实部/虚部为0、1、-1、最大值、最小值这类边界值，手动算出预期结果后跑仿真。
  • 若定向测试也失败：问题出在DUT的流水线逻辑——比如64位复数相乘时，实部/虚部的128位乘积是否做了正确的位宽处理（截断/保留）、流水线寄存器是否接错了信号、有符号数乘法的符号扩展是否出错。
  • 若定向测试通过，随机测试失败：问题在验证环境——比如随机约束生成了超出DUT处理范围的值，或是Scoreboard的预期值模型写错了（比如验证环境用无符号计算，DUT是有符号实现）。

3. 检查Scoreboard的时序对齐 #

• 流水线有固定延迟，Scoreboard必须匹配DUT的流水线延迟数：比如DUT是3级流水线，输入发送后要等3个周期再拿输出和预期值对比，延迟数算错必然导致结果不匹配。
• 确认Scoreboard是否用sequence id跟踪了每一组输入输出的对应关系，避免因流水线顺序问题导致的乱序匹配（多数复数乘法流水线是顺序输出，但仍需确认）。

二、覆盖率低（仅6%）问题排查 #

1. 检查covergroup的采样逻辑 #

• 确认covergroup的采样触发时机是否正确：比如是否在DUT输出valid信号拉高时采样，而非输入时刻；若采样流水线中间信号，是否在该级valid有效时触发采样。
• 检查covergroup实例是否正确例化且启用，有没有被误操作disable掉。

2. 扩展随机约束的覆盖范围 #

• 查看随机输入的约束规则：是不是只生成了极小范围的值（比如实部/虚部只在0~100之间），完全没覆盖负数、最大值、最小值、跨符号位的场景。
• 补充定向测试覆盖边界场景：比如实部正虚部负、实部最大值配虚部最小值、实部/虚部为0等，这类场景能快速拉高覆盖率。

3. 优化coverpoint的定义 #

• 确认coverpoint是否覆盖了所有关键变量：比如是不是只采样了输入实部，漏掉了虚部；或是64位变量直接采样时没手动划分区间bin，默认bin数不足以覆盖所有取值范围。
• 对于流水线控制信号（valid、ready），要覆盖所有组合：比如valid=0/1、ready=0/1的四种情况，尤其是ready拉低导致流水线停顿的场景。

三、通用排查技巧 #

• 用波形工具（VCS DVE、Questa ModelSim等）抓取关键信号：输入、流水线每一级中间结果、输出，和手动计算值对比，定位错误发生的具体流水线阶段。
• 逐步关闭验证环境组件：比如先关断言，看Scoreboard是否仍不匹配；或是先关随机，用定向测试缩小问题范围。
• 检查DUT复位逻辑：确认复位时所有流水线寄存器都被正确置0，避免初始状态错误引发的断言失败。

内容的提问来源于stack exchange，提问作者Anudeep N Rao