Cortex-A9裸机系统AMP模式启用及双核协同开发技术问询

一、CPU1镜像拷贝与指定地址写入（调试&量产场景） #

关于CPU1镜像的初始化代码说明 #

不需要包含与CPU0相同的系统级初始化代码（FPGA镜像加载、桥接器配置、全局中断控制器初始化等）——这些工作CPU0已经完成，重复执行会导致硬件资源冲突。CPU1镜像仅需包含自身基础初始化逻辑：栈指针设置、局部中断接口配置、MMU/缓存按需配置、核心专属任务代码。

调试阶段镜像写入 #

• 调试器加载：通过JTAG调试工具（如OpenOCD、Quartus Debugger）直接将CPU1的bin文件下载到目标地址（推荐选择片外DDR的专属区域，或片上OCM），无需CPU0参与拷贝。
• CPU0主动拷贝：若需CPU0完成镜像搬运，用C语言即可实现（无需汇编，除非追求极致性能），核心是利用memcpy完成Flash到目标RAM的拷贝：

// 需根据硬件配置定义地址与大小
#define FLASH_CPU1_BIN_BASE 0x00100000  // CPU1镜像在QSPI Flash中的存储起始地址
#define CPU1_RUN_ADDR       0x80100000  // CPU1镜像的运行起始地址（DDR区域）
#define CPU1_BIN_SIZE       0x00020000  // CPU1镜像的实际大小

// 执行拷贝
memcpy((void*)CPU1_RUN_ADDR, (void*)FLASH_CPU1_BIN_BASE, CPU1_BIN_SIZE);

注意：目标地址需满足Cortex-A9指令对齐要求（4字节对齐），且需确保该区域未被CPU0占用。

量产单一镜像合并 #

通过链接脚本将CPU0、CPU1镜像合并为单个bin文件：

1. 在CPU0的链接脚本中新增只读段，将CPU1的镜像数据打包到指定偏移位置（如Flash的0x100000地址）；
2. CPU0初始化阶段，将该段数据从Flash拷贝到CPU1的运行RAM地址；
3. 烧录时仅需写入合并后的单个镜像即可。

二、CPU0唤醒CPU1的实现流程 #

Cyclone V HPS的CPU1默认处于复位休眠状态，需通过CPU0操作系统控制寄存器完成唤醒：

1. 设置CPU1复位向量：写入HPS复位管理器的RST_MGR_CPU1_RESET_VECTOR寄存器，指定CPU1启动后的入口地址（即CPU1镜像的运行地址）；
2. 释放CPU1复位：修改RST_MGR_PERMOD_RESET寄存器，清除CPU1对应的复位位；
3. CPU1将自动从指定地址开始执行。

核心代码示例（需严格参考Cyclone V HPS手册确认寄存器地址与位定义）：

#include <stdint.h>

// HPS复位管理器基地址（Cyclone V标准地址）
#define RST_MGR_BASE        0xFFD00000
// CPU1复位向量寄存器
#define RST_MGR_CPU1_RST_VEC (*(volatile uint32_t*)(RST_MGR_BASE + 0x10))
// 外设复位控制寄存器（CPU1复位位为第1位，需以手册为准）
#define RST_MGR_PERMOD_RST   (*(volatile uint32_t*)(RST_MGR_BASE + 0x04))

void wakeup_cpu1(uint32_t cpu1_entry_addr) {
    // 设置CPU1启动地址
    RST_MGR_CPU1_RST_VEC = cpu1_entry_addr;
    // 清除CPU1复位位，唤醒核心
    RST_MGR_PERMOD_RST &= ~(1 << 1);
}

三、共享RAM通信结构体的潜在问题 #

用结构体传递启动地址与共享RAM信息存在以下风险，需针对性处理：

1. 缓存一致性问题：若结构体位于DDR且双核开启数据缓存，CPU0写入后CPU1可能读到缓存旧数据。解决方式：
   • 将结构体放在非缓存区域（如片上OCM）；
   • CPU0写入后执行缓存清理操作（如ARM汇编指令DCCMVAC），CPU1读取前执行缓存无效操作（如ICIMVAU）。
2. 内存对齐问题：结构体成员需符合ARM架构对齐要求（32位变量4字节对齐、64位变量8字节对齐），否则会触发对齐异常。解决方式：用__attribute__((aligned(4)))修饰结构体，或保证成员自然对齐。
3. 并发访问风险：若后续扩展结构体为共享数据区，双核并发读写会导致数据损坏。解决方式：用ARM互斥指令LDREX/STREX实现自旋锁，保护临界区。
4. 地址映射不一致：需确保双核对共享RAM的虚拟地址映射完全一致，避免因MMU配置差异导致访问错误区域。

四、双核响应同一FPGA IRQ的核心设计要点 #

1. GIC配置：CPU0初始化全局中断控制器（GIC）时，将FPGA IRQ配置为共享外设中断，使GIC可向所有使能该中断的核心发送中断信号；
2. 核心专属ISR：双核的中断服务程序需执行不同任务，可通过读取CP15寄存器MPIDR获取核心ID，分支执行专属逻辑；
3. 中断优先级协调：合理配置双核的中断优先级，避免核心间中断处理冲突；
4. 任务同步：若双核任务存在依赖，用自旋锁或信号量（裸机基于LDREX/STREX实现）完成同步，确保执行顺序正确。

内容的提问来源于stack exchange，提问作者Alex_Chun